前言：
掌握鎖存器原理及應用
- 基本SR鎖存器
- 鐘控SR鎖存器
- 鐘控D鎖存器
- 鐘控D鎖存器的動態(tài)參數
掌握觸發(fā)器原理及應用
- 主從觸發(fā)器
- 維持阻塞觸發(fā)器
- 其它功能的觸發(fā)器
目錄
一、基本SR鎖存器
1、雙穩(wěn)態(tài)電路（Bistate Elements）
2、由或非門構成的基本SR鎖存器
3、由與非門構成的基本SR鎖存器
4.鎖存器的特性表和特性方程
5、基本SR鎖存器的應用
二、鐘控SR鎖存器
1、電路結構和邏輯符號?編輯
2、邏輯功能
3、基本SR鎖存器與鐘控SR鎖存器的區(qū)別
三、鐘控D鎖存器
1、電路結構和邏輯符號
2、特性方程
3、特性表?
4、鐘控D鎖存器的動態(tài)參數（重點）
5、鐘控鎖存器存在的空翻現象（緣由）
6、為什么鐘控鎖存器會存在空翻現象?
四、觸發(fā)器的分類
3種不同結構的觸發(fā)器
5種不同功能的觸發(fā)器
五、主從D觸發(fā)器
1、主從D觸發(fā)器電路結構及邏輯符號
2、工作原理
3、主從D觸發(fā)器的特性方程
六、維持阻塞D觸發(fā)器
1、電路結構和邏輯符號
2、工作原理分析
3.具有異步置位、復位端的維持阻塞D觸發(fā)器
七、五種不同功能的觸發(fā)器
1、D觸發(fā)器
2、SR觸發(fā)器
3、JK觸發(fā)器
4、T觸發(fā)器
5、T'觸發(fā)器
一、基本SR鎖存器
1、雙穩(wěn)態(tài)電路（Bistate Elements）
雙穩(wěn)態(tài)電路常見兩種畫法都是一樣的，是由兩個非門電路串聯而成。
2、由或非門構成的基本SR鎖存器
通過真值表分析輸入和輸出的關系。例:己知輸入S、R波形圖，試畫出Q、Q波形圖，設SR鎖存器的初態(tài)為0。對于由或非門構成的基本SR鎖存器采用正脈沖觸發(fā)（S=1的時候觸發(fā)）。
?當Q和Q反=0或Q和Q反=1稱為非正常態(tài)
3、由與非門構成的基本SR鎖存器
（1）電路結構和符號以及輸入輸出關系
4.鎖存器的特性表和特性方程
現態(tài)（Present State）:鎖存器在接收信號之前所處的狀態(tài)，用Q^n表示;
次態(tài)（(Next State）:鎖存器在接收信號之后建立的新的穩(wěn)定狀態(tài)，用Q^(n+1)表示。
特性表? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?驅動表? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 卡諾圖?
鎖存器的約束條件是，S與R相與不能等于1 。
5、基本SR鎖存器的應用
(1）作為存儲單元，可存儲1位二進制信息。
(2）其它功能觸發(fā)器的基本組成部分。
(3）構成單脈沖發(fā)生器。（實際按鍵檢測中，按下瞬間有抖動，通過鎖存器可以解決）
例：以下電路無法產生單脈沖:
?按鍵Vo會輸出一段抖動的電壓。由基本SR鎖存器構成的單脈沖發(fā)生電路，每按動開關一次，只輸出一個正脈沖。
?鎖存器分別都接入了1個電阻，5V的上拉。如果S=1，R有抖動，R也是1 的時候，我們是鎖存狀態(tài)，我們的輸出Q反屬于干凈的波，還是一個鐘狀態(tài)，從而達到了消抖的目的。
二、鐘控SR鎖存器
1、電路結構和邏輯符號
- CP=0:基本SR鎖存器輸入端均為1，狀態(tài)保持不變，鎖存狀態(tài)
- CP=1:S、R通過與非門作用于基本SR鎖存器
2、邏輯功能
S=0、R=0 鎖存態(tài)，保持原來狀態(tài)不變
R=1? 置0
S=1? 置1
S、R同時等于1，不穩(wěn)定狀態(tài)。
3、基本SR鎖存器與鐘控SR鎖存器的區(qū)別
結論:鐘控SR鎖存器只在CP高電平期間接收輸入信號，基本SR鎖存器任何時候均能接收輸入信號。CP相當于時鐘線，只在高電平的時候采集數據。
三、鐘控D鎖存器
1、電路結構和邏輯符號
本質上是SR鎖存器，CP時鐘信號，一個輸入引腳D，通過非門，輸出一個D和一個D反。
2、特性方程
3、特性表?
?
D和Q^n+1保持一致
例:在鐘控D鎖存器輸入如圖所示的CP和D波形，試畫出輸出波形。假設鎖存器初始狀態(tài)為0。
Q不在時鐘腳下的時候，狀態(tài)是保持不變的。
“透明”鎖存器（Transparent Latch)，透明性表現在D和Q^n+1保持一致，鎖存器在接收信號之后建立的新的穩(wěn)定狀態(tài)
4、鐘控D鎖存器的動態(tài)參數（重點）
?
建立時間（Setup Time)——tSU（很多面試考題和芯片手冊都會用到）
數據信號D在時鐘信號CP下降沿到來之前應穩(wěn)定的最小時間
保持時間（Hold Time）——tH
數據信號D在時鐘信號CP下降沿過去以后應穩(wěn)定的最小時間
時鐘信號和鎖存器輸出之間的延遲時間tp(CQ)
相對于CP信號由低電平變?yōu)楦唠娖降臅r刻，Q的變化將會有一定的延時。
輸入數據信號和鎖存器輸出之間的延遲時間tp(DQ)? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 相對于D的變化，Q的變化將會有一定的延時。
5、鐘控鎖存器存在的空翻現象（緣由）
在一個CP脈沖周期內，鎖存器狀態(tài)變化多于一次的現象稱為空翻。
空翻帶來兩個問題:
- 一是鎖存器的抗干擾能力下降;
- 二是限制了鎖存器的使用范圍。
6、為什么鐘控鎖存器會存在空翻現象?
主要原因是鎖存器對輸入信號的敏感時間太長。
觸發(fā)器采用了不同的電路結構，只有在CP脈沖的上升沿或下降沿時刻接收輸入信號（Q才會動），一個周期內最多翻轉一次，防止了空翻現象。
我們在做單片機的時候，輸入模式和中斷有很多種方式，我們可以高電平檢測、低電平檢測、上升沿檢測、下降沿檢測。觸發(fā)器是應用于上升沿或下降沿監(jiān)測，防止了空翻現象。
四、觸發(fā)器的分類
3種不同結構的觸發(fā)器
- 主從觸發(fā)器
- 維持阻塞觸發(fā)器
- 利用傳輸延遲觸發(fā)器
5種不同功能的觸發(fā)器
- SR觸發(fā)器
- D觸發(fā)器
- JK觸發(fā)器
- T觸發(fā)器
- T'觸發(fā)器
五、主從D觸發(fā)器
1、主從D觸發(fā)器電路結構及邏輯符號
2、工作原理
當CP=0時，QM跟隨D變化（鐘控D鎖存器），從鎖存器保持不變（截止）
當CP=1時，主鎖存器保持不變，從鎖存器跟隨Qm變化
主從D觸發(fā)器的狀態(tài)只有在CP上升沿時刻才會改變
3、主從D觸發(fā)器的特性方程
上圖中：D從0->1，如果CP時鐘引腳不在高電平的時候，我們Q是不變化的，當CP引腳高電平的時候，我們檢測到了D的上升沿，這時候我們Q也是高電平，隨后我們D的變化與Q無關。主從D觸發(fā)器的狀態(tài)只有在CP上升沿時刻才會改變
演變的另一個觸發(fā)器，增加了2個外部輸入
?具有直接置0端和直接置1端的主從D觸發(fā)器
直接置1端和直接置0端不受CP脈沖控制，用于設置觸發(fā)器的初始狀態(tài)，正常工作時，應置高電平。
六、維持阻塞D觸發(fā)器
1、電路結構和邏輯符號
G1、G,2構成了基本SR鎖存器。
G3、G4、G5、G6構成了D信號的輸入通道。
2、工作原理分析
當CP=0時:
（1）觸發(fā)器維持原狀態(tài)不變;
（2）輸入信號D到達G4、G3的輸入端，等待送入。
當CP由0->1時，如果D=0,
Q^(t+1)=D=0，并立即封鎖輸入通路。
當CP由0->1時，如果D=1，
則Q^(n+1)=D=1，并立即封鎖輸入通路。
結論:在CP上升沿接收輸入信號，Q^(n+1)=D。
3.具有異步置位、復位端的維持阻塞D觸發(fā)器
七、五種不同功能的觸發(fā)器
1、D觸發(fā)器
D觸發(fā)器可以采用不同電路結構，但功能符號是一樣的。在分析和設計時序邏輯電路時，并不需要考慮觸發(fā)器的內部電路結構，而只需關心觸發(fā)器的邏輯功能和觸發(fā)方式。
?例:一上升沿觸發(fā)的D觸發(fā)器，設初態(tài)為1，試在給定CP、D下，畫出輸出波形。
邊沿觸發(fā)器只有CP的上升沿或下降沿瞬間才能接受控制輸入信號，改變狀態(tài)，因此在一個時鐘脈沖下，觸發(fā)器最多只能翻轉一次，從根本上杜絕了空翻的現象。
2、SR觸發(fā)器
3、JK觸發(fā)器
與SR相比，在不穩(wěn)定狀態(tài)下，Qn由0變1，Qn+1由1變0。把不穩(wěn)定狀態(tài)設計成了反轉，可以用來計數
?
4、T觸發(fā)器
如果將JK觸發(fā)器的J、K端連接在一起，并將輸入端命名為T，就得到T觸發(fā)器。也可以用來計數的功能
5、T'觸發(fā)器
當同時為1的時候，取反。可以利用D觸發(fā)器轉換為T'觸發(fā)器。文章來源：http://www.zghlxwxcb.cn/news/detail-441779.html
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