如何評(píng)估現(xiàn)代處理器的性能——以ARM Cortex-A53為例

1 有哪些通用評(píng)價(jià)指標(biāo)？

現(xiàn)代處理器內(nèi)核的性能可以從以下幾個(gè)方面進(jìn)行評(píng)估：

時(shí)鐘速度（Clock Speed）：它是CPU內(nèi)部時(shí)鐘發(fā)生器的頻率，以赫茲（Hz）為單位。時(shí)鐘速度越高，每秒鐘內(nèi)執(zhí)行的指令數(shù)就越多，因此性能也會(huì)更好。

指令級(jí)并行性（ILP）：現(xiàn)代處理器采用了一些技術(shù)來提高指令級(jí)并行性，如超標(biāo)量、超線程等。這些技術(shù)可以同時(shí)執(zhí)行多條指令。

流水線（Pipeline）：現(xiàn)代處理器還采用了流水線技術(shù)來提高性能。流水線將指令分成多個(gè)階段，并且同時(shí)執(zhí)行多個(gè)指令，從而使得處理器每個(gè)時(shí)鐘周期可以完成更多的工作。

緩存（Cache）：緩存是一種快速的存儲(chǔ)設(shè)備，用于暫時(shí)存儲(chǔ)處理器需要使用的數(shù)據(jù)和指令?，F(xiàn)代處理器內(nèi)置了多級(jí)緩存系統(tǒng)，從而可以大大降低訪問內(nèi)存的延遲，提高處理器的性能。

向量化（Vectorization）：向量化是一種并行計(jì)算技術(shù)，可以同時(shí)處理一組數(shù)據(jù)?，F(xiàn)代處理器內(nèi)置了向量化指令集，如SSE、AVX等，可以在單個(gè)時(shí)鐘周期內(nèi)執(zhí)行多個(gè)操作。

芯片工藝（Process Technology）：芯片工藝是指用于制造處理器的制造工藝。隨著芯片工藝的不斷進(jìn)步，處理器的晶體管數(shù)量和頻率都有了大幅度提升。

2 為什么不再使用MIPS指標(biāo)？

MIPS代表每秒鐘可以執(zhí)行的百萬條指令數(shù)。具體來說，MIPS值等于 CPU執(zhí)行的指令總數(shù)除以執(zhí)行這些指令所花費(fèi)的時(shí)間（單位為秒），再除以一百萬。

在過去，MIPS評(píng)價(jià)處理器內(nèi)核性能被廣泛使用是因?yàn)樗呛饬坑?jì)算機(jī)性能的一種簡(jiǎn)單而直觀的方式。然而，在現(xiàn)代計(jì)算機(jī)中，MIPS已經(jīng)不再被廣泛使用來評(píng)估處理器的性能，原因如下：

處理器架構(gòu)復(fù)雜：現(xiàn)代處理器的架構(gòu)非常復(fù)雜，包括多級(jí)緩存、預(yù)取和超標(biāo)量執(zhí)行等功能，這些都使得MIPS評(píng)價(jià)成為不夠準(zhǔn)確的性能指標(biāo)。

指令集變化：隨著處理器指令集的變化，MIPS評(píng)價(jià)可能會(huì)失去其原有的意義。例如，現(xiàn)代處理器引入了向量指令，可以實(shí)現(xiàn)并行計(jì)算，但這不會(huì)反映在MIPS評(píng)價(jià)中。

單純指令計(jì)數(shù)難以反映性能提升： 現(xiàn)代處理器通常會(huì)使用更短的指令序列來完成相同的操作，從而提高性能，這些性能提升很難通過簡(jiǎn)單的指令計(jì)數(shù)進(jìn)行比較。

不同應(yīng)用場(chǎng)景需要不同指標(biāo): 不同的應(yīng)用場(chǎng)景需要不同的性能指標(biāo)，例如，數(shù)據(jù)庫系統(tǒng)需要高并發(fā)、低延遲的I/O操作，而圖像處理則需要高吞吐量的向量計(jì)算。在這些應(yīng)用場(chǎng)景中，MIPS評(píng)價(jià)可能無法提供有用的信息。

因此，現(xiàn)代計(jì)算機(jī)中常用的處理器性能指標(biāo)包括時(shí)鐘頻率、IPC（每時(shí)鐘周期指令數(shù)）、功耗和浮點(diǎn)運(yùn)算性能等。這些指標(biāo)可以更準(zhǔn)確地衡量處理器性能，并且可以根據(jù)不同的應(yīng)用場(chǎng)景進(jìn)行定制化的性能評(píng)估。

3 主推何種評(píng)價(jià)指標(biāo)？

現(xiàn)代計(jì)算機(jī)中常用的處理器性能指標(biāo)包括時(shí)鐘頻率、IPC（每時(shí)鐘周期指令數(shù)）、功耗和浮點(diǎn)運(yùn)算性能等。這些指標(biāo)可以更準(zhǔn)確地衡量處理器性能，并且可以根據(jù)不同的應(yīng)用場(chǎng)景進(jìn)行定制化的性能評(píng)估。

《計(jì)算機(jī)體系結(jié)構(gòu)量化研究方法》的作者約翰? L.亨尼西（John L. Hennessy） 和大衛(wèi)?A.帕特森（David A. Patterson）認(rèn)為時(shí)鐘周期時(shí)間、CPI(1/IPC，執(zhí)行每條指令需要的時(shí)鐘周期數(shù))和指令數(shù)量這三個(gè)評(píng)價(jià)指標(biāo)能夠綜合反映某個(gè)計(jì)算機(jī)系統(tǒng)的性能。

4 為什么選擇這些指標(biāo)？

究其原因，就是上一節(jié)那張圖里的約束條件了。

emmm首先我們要意識(shí)到，僅僅關(guān)注指令數(shù)量和主頻是不夠的?？蓤?zhí)行文件中的指令數(shù)是受到指令集體系結(jié)構(gòu)和編譯器技術(shù)制約的。對(duì)于同樣的測(cè)試程序/負(fù)載，我們使用不同的編譯器編譯產(chǎn)生的指令數(shù)量可能不同。即使是同樣的編譯器和程序，在目標(biāo)架構(gòu)不同時(shí)，輸出文件的指令數(shù)也可能有差異。

GCC的編譯過程分為四個(gè)階段：預(yù)處理、編譯、匯編和鏈接。在預(yù)處理階段，預(yù)處理器將源代碼轉(zhuǎn)換為一個(gè)更大的、包含了所有頭文件和宏替換的單一文件。在編譯階段，編譯器將這個(gè)單一文件翻譯成匯編代碼。在匯編階段，匯編器將匯編代碼轉(zhuǎn)換成二進(jìn)制目標(biāo)文件。最后，在鏈接階段，鏈接器將多個(gè)目標(biāo)文件組合成一個(gè)可執(zhí)行文件。

LLVM的編譯過程分為三個(gè)主要階段：前端、優(yōu)化和后端。在前端階段，源代碼被翻譯成一個(gè)中間表示（IR），這種表達(dá)方式非常接近于高級(jí)語言的語法。在優(yōu)化階段，LLVM將IR進(jìn)行各種優(yōu)化操作以提高程序性能。在后端階段，IR會(huì)被翻譯成目標(biāo)平臺(tái)的機(jī)器碼。這種模塊化的設(shè)計(jì)使得LLVM更易于擴(kuò)展和定制，因?yàn)橛脩艨梢杂米约旱那岸嘶蚝蠖颂鎿Q默認(rèn)實(shí)現(xiàn)。而且，LLVM還可以生成可重定向的對(duì)象文件，這些對(duì)象文件可以在鏈接時(shí)進(jìn)行優(yōu)化。

其次就是組成與指令集體系結(jié)構(gòu)會(huì)影響CPI，比如總線寬度、主存速率，都會(huì)拖處理核的后腿。對(duì)于支持向量運(yùn)算的處理核，即使每條指令需要的周期數(shù)比不支持向量指令的處理核多3倍，它也可能比后者更快地完成同一個(gè)運(yùn)算任務(wù)。比如下圖所示，armv7支持Dn/Qn寄存器，分別可以存64bits/128bits的數(shù)據(jù)，這樣每次可以運(yùn)算2/4個(gè)32位浮點(diǎn)數(shù)，自然就能更快地做完一批運(yùn)算。

最后咱也不能迷信主頻，和CPI一樣，處理核周圍的設(shè)備的速率也可能會(huì)制約處理核發(fā)揮真正的實(shí)力。即時(shí)處理核能跑4GHz，cache卻總是miss（cache太?。蛘呖偩€總是處于忙碌狀態(tài)（位寬不夠），這樣系統(tǒng)的吞吐量也是上不去的。

5 ARM Cortex-A53的性能

我找到有人對(duì)A53的IPC和FOP兩個(gè)參數(shù)做了測(cè)試，結(jié)果貼在這里用作參考。

每周期指令數(shù)（IPC）

32bit浮點(diǎn)類型數(shù)乘/加運(yùn)算任務(wù)，每周期可執(zhí)行兩個(gè)標(biāo)量/SIMD 2（64bits）操作指令，每周期執(zhí)行1個(gè)SIMD 4（128bits） 操作指令。

64bits浮點(diǎn)類型數(shù)乘/加運(yùn)算任務(wù)，每周期可執(zhí)行兩個(gè)標(biāo)量操作指令，每周期執(zhí)行1個(gè)SIMD 2（128bits） 操作指令。

每周期浮點(diǎn)運(yùn)算次數(shù)（FOP）

每周期可執(zhí)行兩次標(biāo)量單/雙精度浮點(diǎn)運(yùn)算。

使用SIMD情況下，每周期可執(zhí)行4次單精度浮點(diǎn)運(yùn)算，8次乘積累加運(yùn)算（FMA）。

使用SIMD情況下，每周期可執(zhí)行2條雙精度浮點(diǎn)運(yùn)算，4次乘積累加運(yùn)算（FMA）。

參考

1. mips of cortex a53 - Architectures and Processors forum - Support
   forums - Arm Community

2. Why does FPU performance differ in AArch64 and AArch32 with
   Cortex-A53? - Architectures and Processors forum - Support forums -
   Arm Community

3. ホイール欲しい ハンドル欲しい ? ARM Cortex-A53 の浮動(dòng)小數(shù)點(diǎn)演算速度とコンパイル時(shí)間の比較 (flatlib.jp)

4. opengl:cpufop [HYPERでんち] (flatlib.jp)

5. 計(jì)算機(jī)體系結(jié)構(gòu)：量化研究方法（第6版） (豆瓣) (douban.com)文章來源地址http://www.zghlxwxcb.cn/news/detail-436685.html

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