1、前言

目前FPGA實現(xiàn)SDI視頻編解碼有兩種方案：一鐘是使用專用SDI編解碼芯片，另一種是使用FPGA；兩者主要區(qū)別如下：

2、專用芯片方案

目前SDI編解碼專用芯片方案市場主導(dǎo)廠家是Semtech和TI，其中Semtech占有率高于TI，我用過的只有Semtech公司的GS2971和GS2972，暫未用過TI的芯片，以后有機(jī)會也會涉足TI的方案；當(dāng)然，還有諸如海思之類的國產(chǎn)IC公司也在涉足改領(lǐng)域，但目前還不是主流；

GS2971和GS2972一般是成對使用，GS2972負(fù)責(zé)編碼發(fā)送SDI，GS2971負(fù)責(zé)解碼接收SDI，該方案在消費(fèi)電子領(lǐng)域占有主導(dǎo)市場，比如某寶幾十塊錢的HDMI與3G-SDI的轉(zhuǎn)換盒，當(dāng)然，在廣播電視、醫(yī)療、軍工等領(lǐng)域也有廣泛應(yīng)用，但這些領(lǐng)域一般會搭配強(qiáng)大的主控芯片，所以產(chǎn)品價格一般較貴；

本博不是做硬件電路的，只會看看原理圖和芯片手冊，更多的還是做GS2971/GS2972基于FPGA的開發(fā)應(yīng)用；GS2971/GS2972搭配FPGA一般應(yīng)用在醫(yī)療或軍工領(lǐng)域，或可GS2971+FPGA實現(xiàn)SDI圖像采集傳輸板卡；或可GS2972+FPGA實現(xiàn)SDI工業(yè)相機(jī)，或可GS2971+GS2972+FPGA實現(xiàn)SDI綜合圖像處理板卡；有此類項目需求的朋友，推薦本博現(xiàn)有的GS2971/GS2972基于FPGA的開發(fā)應(yīng)用如下：

2.1、GS2971+FPGA的圖像采集 設(shè)計方案

該項目SDI接收方案采用GS2971，F(xiàn)PGA采用Xilinx的Zynq7100-xc7z100ffg900-2；Zynq7100的PL端為Kintex7-325T，PS端為ARMxx，所以既可以把Zynq7100當(dāng)作純FPGA來使用，比如Xilinx的Artix7、Kintex7、Vrtix7、KU、VU等，也可以當(dāng)作Zynq來使用，比如Xilinx的Zynq7000系列、Zynq UltraScale、Zynq UltraScale+，甚至可以當(dāng)作國產(chǎn)復(fù)旦微、紫光、高云、易靈思、安陸等FPGA來使用；基于此，這個方案設(shè)計了兩種架構(gòu)，一種是純FPGA架構(gòu)，另一種是Zynq架構(gòu)，兩種方案的區(qū)別在于圖像緩存方式的差異；純FPGA架構(gòu)圖像緩存采用MIG+PL端DDR3方式，F(xiàn)PGA架構(gòu)圖像緩存采用Zynq HP接口+PS端DDR3方式；
該方案提供3套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：
其中FDMA圖像緩存版本的工程設(shè)計原理框圖如下：

VDMA圖像緩存版本的工程設(shè)計原理框圖如下：

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2.2、GS2971+FPGA的圖像采集+圖像縮放 設(shè)計方案

該方案在2.1章節(jié)《GS2971+FPGA的圖像采集 設(shè)計方案》的基礎(chǔ)上加了圖像縮放功能，屬于SDI圖像處理范疇，適用于有圖像縮放需求的中高端項目；設(shè)計了兩種圖像縮放方案，一種是純verilog實現(xiàn)的，另一種是HLS實現(xiàn)的，但兩種圖像縮放方案的功能都是一樣的，都能實現(xiàn)任意尺寸的縮放，即無極縮放；該方案提供3套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：
純verilog實現(xiàn)的圖像縮放版本設(shè)計原理框圖如下：

HLS實現(xiàn)的圖像縮放版本設(shè)計原理框圖如下：

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2.3、GS2971+FPGA的圖像采集+純verilog圖像縮放+純verilog視頻拼接 設(shè)計方案

該方案在2.2章節(jié)《GS2971+FPGA的圖像采集+圖像縮放 設(shè)計方案》的基礎(chǔ)上加了視頻拼接功能，屬于SDI圖像處理范疇，適用于有圖像縮放+視頻拼接需求的高端項目；該設(shè)計使用純verilog實現(xiàn)的圖像縮放+純verilog實現(xiàn)的視頻拼接方案；設(shè)計了2路、4路、8路、16路等多種視頻縮放拼接方案；該方案提供16套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.4、GS2971+FPGA的圖像采集+HLS圖像縮放+Video Mixer視頻拼接 設(shè)計方案

該方案在2.3章節(jié)《GS2971+FPGA的圖像采集+純verilog圖像縮放+純verilog視頻拼接 設(shè)計方案》的基礎(chǔ)上替換了圖像縮放和視頻拼接方案，屬于SDI圖像處理范疇，適用于有圖像縮放+視頻拼接需求的高端項目；該設(shè)計使用自研的HLS實現(xiàn)的圖像縮放+Xilinx官方的Video Mixer IP Core的視頻拼接方案；設(shè)計了2路、4路、8路、16路等多種視頻縮放拼接方案；該方案提供4套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.5、GS2971+FPGA的圖像采集+OSD動態(tài)字符疊加 設(shè)計方案

該方案在2.1章節(jié)《GS2971+FPGA的圖像采集 設(shè)計方案》的基礎(chǔ)上加了OSD動態(tài)字符疊加功能，屬于SDI圖像處理范疇，適用于有OSD動態(tài)字符疊加需求的高端項目；該設(shè)計使用自研的HLS實現(xiàn)的OSD動態(tài)字符疊加方案；可實時的、動態(tài)修改字符信息，在軍工領(lǐng)域應(yīng)用廣泛；該方案提供1套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.6、GS2971+FPGA的圖像采集+視頻融合疊加 設(shè)計方案

該方案在2.1章節(jié)《GS2971+FPGA的圖像采集 設(shè)計方案》的基礎(chǔ)上加了視頻融合疊加功能，屬于SDI圖像處理范疇，適用于有視頻融合疊加需求的高端項目；該設(shè)計使用自研的HLS實現(xiàn)的視頻融合疊加方案；可實時的融合并疊加并顯示兩路SDI視頻，在軍工領(lǐng)域應(yīng)用廣泛；該方案提供1套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.7、GS2971+FPGA的圖像采集+GTX 8b/10b編解碼高速接口 設(shè)計方案

該方案在2.1章節(jié)《GS2971+FPGA的圖像采集 設(shè)計方案》的基礎(chǔ)上加了GTX高速接口功能，屬于SDI圖像處理范疇，適用于有GTX高速接口需求的高端項目；該設(shè)計使用Xilinx的GTX高速接口方案；可將采集的SDI視頻通過GTX 8b/10b編解碼的高速接口傳輸，在軍工領(lǐng)域應(yīng)用廣泛；該方案提供2套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.8、GS2971+FPGA的圖像采集+PCIE高速接口 設(shè)計方案

該方案在2.1章節(jié)《GS2971+FPGA的圖像采集 設(shè)計方案》的基礎(chǔ)上加了PCIE高速接口功能，屬于SDI圖像處理范疇，適用于有PCIE高速接口需求的高端項目；該設(shè)計使用Xilinx的XDMA方案和非Xilinx的RIFFA方案；可將采集的SDI視頻通過PCIE高速接口傳輸?shù)絇C，并在PC端通過QT上位機(jī)顯示圖像，在軍工領(lǐng)域應(yīng)用廣泛；該方案目前還在調(diào)試中，敬請期待本博推出。。。

2.9、GS2971+GS2972+FPGA的圖像采集 設(shè)計方案

該方案在2.1章節(jié)《GS2971+FPGA的圖像采集 設(shè)計方案》的基礎(chǔ)上加了GS2972輸出SDI功能，屬于SDI圖像傳輸，適用于有SDI接收+SDI發(fā)送的高端項目；該設(shè)計使用GS2971接收SDI、GS2972發(fā)送SDI，依然采用FDMA和VDMA圖像緩存方案，該方案提供3套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：
其中FDMA圖像緩存版本的工程設(shè)計原理框圖如下：

VDMA圖像緩存版本的工程設(shè)計原理框圖如下：

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2.10、GS2971+GS2972+FPGA的圖像采集+圖像縮放 設(shè)計方案

該方案在2.2章節(jié)《GS2971+FPGA的圖像采集+圖像縮放 設(shè)計方案》的基礎(chǔ)上加了GS2972輸出SDI功能，屬于SDI圖像處理范疇，適用于有SDI視頻收發(fā)+圖像縮放需求的中高端項目；設(shè)計了兩種圖像縮放方案，一種是純verilog實現(xiàn)的，另一種是HLS實現(xiàn)的，但兩種圖像縮放方案的功能都是一樣的，都能實現(xiàn)任意尺寸的縮放，即無極縮放；該方案提供3套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：
純verilog實現(xiàn)的圖像縮放版本設(shè)計原理框圖如下：

HLS實現(xiàn)的圖像縮放版本設(shè)計原理框圖如下：

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2.11、GS2971+GS2972+FPGA的圖像采集+純verilog圖像縮放+純verilog視頻拼接 設(shè)計方案

該方案在2.3章節(jié)《GS2971+FPGA的圖像采集+純verilog圖像縮放+純verilog視頻拼接 設(shè)計方案》的基礎(chǔ)上加了GS2972輸出SDI功能，屬于SDI圖像處理范疇，適用于有SDI視頻收發(fā)+圖像縮放+視頻拼接需求的高端項目；該設(shè)計使用純verilog實現(xiàn)的圖像縮放+純verilog實現(xiàn)的視頻拼接方案；設(shè)計了2路、4路、8路、16路等多種視頻縮放拼接方案；該方案提供16套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.12、GS2971+GS2972+FPGA的圖像采集+HLS圖像縮放+Video Mixer視頻拼接 設(shè)計方案

該方案在2.4章節(jié)《GS2971+FPGA的圖像采集+HLS圖像縮放+Video Mixer視頻拼接 設(shè)計方案》的基礎(chǔ)上加了GS2972輸出SDI功能，屬于SDI圖像處理范疇，適用于有SDI視頻收發(fā)+圖像縮放+視頻拼接需求的高端項目；該設(shè)計使用自研的HLS實現(xiàn)的圖像縮放+Xilinx官方的Video Mixer IP Core的視頻拼接方案；設(shè)計了2路、4路、8路、16路等多種視頻縮放拼接方案；該方案提供4套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.13、GS2971+GS2972+FPGA的圖像采集+OSD動態(tài)字符疊加 設(shè)計方案

該方案在2.5章節(jié)《GS2971+FPGA的圖像采集+OSD動態(tài)字符疊加 設(shè)計方案》的基礎(chǔ)上加了GS2972輸出功能，屬于SDI圖像處理范疇，適用于有SDI視頻收發(fā)+OSD動態(tài)字符疊加需求的高端項目；該設(shè)計使用自研的HLS實現(xiàn)的OSD動態(tài)字符疊加方案；可實時的、動態(tài)修改字符信息，在軍工領(lǐng)域應(yīng)用廣泛；該方案提供1套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.14、GS2971+GS2972+FPGA的圖像采集+視頻融合疊加 設(shè)計方案

該方案在2.6章節(jié)《GS2971+FPGA的圖像采集+視頻融合疊加 設(shè)計方案》的基礎(chǔ)上加了GS2972輸出功能，屬于SDI圖像處理范疇，適用于有SDI視頻收發(fā)+視頻融合疊加需求的高端項目；該設(shè)計使用自研的HLS實現(xiàn)的視頻融合疊加方案；可實時的融合并疊加并顯示兩路SDI視頻，在軍工領(lǐng)域應(yīng)用廣泛；該方案提供1套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.15、GS2971+GS2972+FPGA的圖像采集+GTX 8b/10b編解碼高速接口 設(shè)計方案

該方案在2.7章節(jié)《GS2971+FPGA的圖像采集+GTX 8b/10b編解碼高速接口 設(shè)計方案》的基礎(chǔ)上加了GS2972輸出功能，屬于SDI圖像處理范疇，適用于有SDI視頻收發(fā)+GTX高速接口需求的高端項目；該設(shè)計使用Xilinx的GTX高速接口方案；可將采集的SDI視頻通過GTX 8b/10b編解碼的高速接口傳輸，在軍工領(lǐng)域應(yīng)用廣泛；該方案提供2套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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2.16、GS2971+GS2972+FPGA的圖像采集+PCIE高速接口 設(shè)計方案

該方案在2.8章節(jié)《GS2971+FPGA的圖像采集+PCIE高速接口 設(shè)計方案》的基礎(chǔ)上加了GS2972輸出功能，屬于SDI圖像處理范疇，適用于有SDI視頻收發(fā)+PCIE高速接口需求的高端項目；該設(shè)計使用Xilinx的XDMA方案和非Xilinx的RIFFA方案；可將采集的SDI視頻通過PCIE高速接口傳輸?shù)絇C，并在PC端通過QT上位機(jī)顯示圖像，反過來，也可以通過PC端的QT上位機(jī)采集PC的圖像傳到FPGA并通過GS2972發(fā)送SDI視頻，在軍工領(lǐng)域應(yīng)用廣泛；該方案目前還在調(diào)試中，敬請期待本博推出。。。

3、Xilinx Kintex7系列FPGA 方案

Xilinx Kintex7系列FPGA擁有成熟的SDI邏輯編解碼方案，該方案的核心是采用Xilinx官方的GTX+SMPTE SD/HD/3G SDI IP核架構(gòu)，其中，GTX負(fù)責(zé)SDI視頻的高速差分信號與并行信號的轉(zhuǎn)換，本博稱之為解串與串化；SMPTE SD/HD/3G SDI負(fù)責(zé)并行的SDI視頻與BT1120視頻的轉(zhuǎn)換；相應(yīng)的，Xilinx官方也給出了硬件電路參考設(shè)計，包括差分時鐘設(shè)計、驅(qū)動器與均衡器設(shè)計等；

本博不是做硬件電路的，只會看看原理圖和芯片手冊，更多的還是做Xilinx Kintex7系列FPGA的SDI視頻編解碼開發(fā)應(yīng)用；基于上述原理，Xilinx Kintex7系列FPGA可實現(xiàn)SDI圖像采集傳輸板卡、可實現(xiàn)SDI工業(yè)相機(jī)、可實現(xiàn)SDI綜合圖像處理板卡等項目；有此類項目需求的朋友，推薦本博現(xiàn)有的Xilinx Kintex7系列FPGA的SDI視頻編解碼開發(fā)應(yīng)用如下：

3.1、K7 FPGA的SDI視頻編解碼 設(shè)計方案

該項目采用Xilinx Kintex7-523T FPGA為平臺，采用GTX+SMPTE SD/HD/3G SDI IP核架構(gòu)接收3G-SDI視頻，經(jīng)過FDMA圖像緩存后通過HDMI或SDI視頻輸出，該方案提供3套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：
其中HDMI輸出版本的工程設(shè)計原理框圖如下：

SDI輸出版本的工程設(shè)計原理框圖如下：

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3.2、K7 FPGA的SDI視頻編解碼+圖像縮放 設(shè)計方案

該方案在3.1章節(jié)《K7 FPGA的SDI視頻編解碼 設(shè)計方案》的基礎(chǔ)上加了圖像縮放功能，屬于SDI圖像處理范疇，適用于有SDI視頻收發(fā)+圖像縮放需求的高端項目；該方案使用純verilog實現(xiàn)的圖像縮放，能實現(xiàn)任意尺寸的縮放，即無極縮放；該方案提供3套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：
其中HDMI輸出版本的工程設(shè)計原理框圖如下：

SDI輸出版本的工程設(shè)計原理框圖如下：

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3.3、K7 FPGA的SDI視頻編解碼+圖像縮放+視頻拼接 設(shè)計方案

該方案在3.2章節(jié)《K7 FPGA的SDI視頻編解碼+圖像縮放 設(shè)計方案》的基礎(chǔ)上加了視頻拼接功能，屬于SDI圖像處理范疇，適用于有SDI視頻收發(fā)+圖像縮放+視頻拼接需求的高端項目；該設(shè)計使用純verilog實現(xiàn)的圖像縮放+純verilog實現(xiàn)的視頻拼接方案；設(shè)計了2路、4路、8路、16路等多種視頻縮放拼接方案；該方案提供8套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：
其中HDMI輸出版本的工程設(shè)計原理框圖如下：

SDI輸出版本的工程設(shè)計原理框圖如下：

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3.4、K7 FPGA的SDI視頻編解碼+圖像縮放+UDP網(wǎng)絡(luò)視頻傳輸 設(shè)計方案

該方案在3.2章節(jié)《K7 FPGA的SDI視頻編解碼+圖像縮放 設(shè)計方案》的基礎(chǔ)上加了UDP網(wǎng)絡(luò)視頻傳輸功能，屬于SDI圖像傳輸范疇，適用于有SDI視頻收發(fā)+圖像縮放+UDP網(wǎng)絡(luò)視頻傳輸需求的高端項目；該設(shè)計使用純verilog實現(xiàn)的圖像縮放+UDP網(wǎng)絡(luò)視頻傳輸方案；FPGA接收3G-SDI視頻后經(jīng)過圖像縮放后以UDP協(xié)議棧方式將視頻發(fā)送到PC，PC端用QT上位機(jī)接收并顯示圖像；該方案提供1套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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3.5、K7 FPGA的SDI視頻編碼發(fā)送 設(shè)計方案

該方案的目的是將非SDI視頻轉(zhuǎn)換為SDI視頻發(fā)送，也就是實現(xiàn)SDI相機(jī)的功能，非SDI視頻可以是FPGA內(nèi)部實現(xiàn)的動態(tài)彩條、廉價的OV5640、OV7725等，也可以是HDMI、PAL、CmeraLink等視頻；FPGA采集到非SDI視頻后進(jìn)行圖像緩存，然后通過SDI方式將視頻輸出；該方案提供10套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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3.6、K7 FPGA的SDI視頻編碼發(fā)送+圖像縮放+視頻拼接 設(shè)計方案

該方案在3.5章節(jié)《K7 FPGA的SDI視頻編碼發(fā)送 設(shè)計方案》的基礎(chǔ)上加了圖像縮放+視頻拼接功能，屬于SDI圖像處理范疇，適用于有SDI視頻發(fā)送+圖像縮放+視頻拼接需求的高端項目；該設(shè)計使用純verilog實現(xiàn)的圖像縮放+純verilog實現(xiàn)的視頻拼接方案；設(shè)計了2路、4路、8路、16路等多種視頻縮放拼接方案；該方案提供8套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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3.7、K7 FPGA的SDI視頻編解碼+GTX 8b/10b編解碼高速接口 設(shè)計方案

該方案在3.5章節(jié)《K7 FPGA的SDI視頻編碼發(fā)送》的基礎(chǔ)上加了GTX高速接口功能，屬于SDI圖像處理范疇，適用于有GTX高速接口需求的高端項目；該方案提供套vivado2019.1版本的工程源碼，該方案目前還在調(diào)試中，敬請期待本博推出。。。

3.8、K7 FPGA的SDI視頻編解碼+PCIE高速接口 設(shè)計方案

該方案在3.1章節(jié)《K7 FPGA的SDI視頻編解碼 設(shè)計方案》的基礎(chǔ)上加了PCIE高速接口功能，屬于SDI圖像處理范疇，適用于有PCIE高速接口需求的高端項目；該設(shè)計使用Xilinx的XDMA方案和非Xilinx的RIFFA方案；可將采集的SDI視頻通過PCIE高速接口傳輸?shù)絇C，并在PC端通過QT上位機(jī)顯示圖像，反過來，也可以通過PC端的QT上位機(jī)采集PC的圖像傳到FPGA并通過SDI發(fā)送，在軍工領(lǐng)域應(yīng)用廣泛；該方案目前還在調(diào)試中，敬請期待本博推出。。。

4、Xilinx Zynq UltraScale+系列FPGA 方案

Xilinx Zynq UltraScale+系列FPGA擁有成熟的SDI邏輯編解碼方案，該方案的核心是采用Xilinx官方的UltraScale GTH+SMPTE UHD-SDI IP核架構(gòu)，其中，UltraScale GTH負(fù)責(zé)SDI視頻的高速差分信號與并行信號的轉(zhuǎn)換，本博稱之為解串與串化；SMPTE UHD-SDI負(fù)責(zé)并行的SDI視頻與BT1120視頻的轉(zhuǎn)換；相應(yīng)的，Xilinx官方也給出了硬件電路參考設(shè)計，包括差分時鐘設(shè)計、驅(qū)動器與均衡器設(shè)計等；該方案也可以在Kintex UltraScale、Kintex UltraScale+、Vrtix UltraScale、Vrtix UltraScale+系列FPGA上用；

本博不是做硬件電路的，只會看看原理圖和芯片手冊，更多的還是做Xilinx Kintex7系列FPGA的SDI視頻編解碼開發(fā)應(yīng)用；基于上述原理，XilinxZynq UltraScale+系列FPGA可實現(xiàn)SDI圖像采集傳輸板卡、可實現(xiàn)SDI工業(yè)相機(jī)、可實現(xiàn)SDI綜合圖像處理板卡等項目；有此類項目需求的朋友，推薦本博現(xiàn)有的Xilinx Zynq UltraScale+系列FPGA的SDI視頻編解碼開發(fā)應(yīng)用如下：

4.1、Zynq UltraScale+ FPGA的SDI視頻編解碼低延時輸出 設(shè)計方案

該項目采用Xilinx Zynq UltraScale+ FPGA為平臺，采用UltraScale GTH+SMPTE UHD-SDI IP核架構(gòu)接收3G-SDI視頻，經(jīng)過FIFO緩存后通過SDI視頻輸出，該方案提供2套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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4.2、Zynq UltraScale+ FPGA的SDI視頻編解碼緩存輸出 設(shè)計方案

該方案在4.1章節(jié)《Zynq UltraScale+ FPGA的SDI視頻編解碼 設(shè)計方案》的基礎(chǔ)上加了將FIFO緩存替換為FDMA緩存，該方案提供2套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

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4.3、Zynq UltraScale+ FPGA的SDI視頻轉(zhuǎn)DP輸出 設(shè)計方案

該方案在4.2章節(jié)《Zynq UltraScale+ FPGA的SDI視頻編解碼緩存輸出 設(shè)計方案》的基礎(chǔ)上將SDI輸出改為DP輸出，該方案提供2套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

關(guān)于該方案的詳細(xì)設(shè)計說明，請參考我之前的博客，博客地址如下：
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4.4、Zynq UltraScale+ FPGA的SDI視頻+GTH高速接口傳輸 設(shè)計方案

該方案在4.2章節(jié)《Zynq UltraScale+ FPGA的SDI視頻編解碼緩存輸出 設(shè)計方案》的基礎(chǔ)上將SDI輸出改為GTH高速接口傳輸，該方案提供2套vivado2019.1版本的工程源碼，設(shè)計原理框圖如下：

關(guān)于該方案的詳細(xì)設(shè)計說明，請參考我之前的博客，博客地址如下：
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5、SDI視頻編解碼–>項目合作

有SDI視頻編解碼項目需求的朋友，可以與本博合作開發(fā)你需要的項目。。。
我這里有成熟的工程源碼，也有對應(yīng)的FPGA開發(fā)板，可提供原型驗證項目開發(fā)，在此基礎(chǔ)上可以提供量產(chǎn)型硬件電路方案+工程源碼方案。。。文章來源地址http://www.zghlxwxcb.cn/news/detail-851086.html

到了這里，關(guān)于好物分享：FPGA實現(xiàn)SDI視頻編解碼的方案設(shè)計匯總的文章就介紹完了。如果您還想了解更多內(nèi)容，請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！