VSCODE插件 verilog-hdl-farmat /FPGA開發(fā)插件/Verilog開發(fā)插件/Verilog文件樹

VSCODE插件,可實(shí)現(xiàn)功能:

功能總結(jié)

Verilog 代碼格式化

• 變量對齊
• 逗號對齊
• 括號對齊
• 快捷鍵：CTRL + L

一鍵例化功能

• 例化的代碼自動復(fù)制到剪切板
• 快捷鍵：ctrl+shift+p :輸入 Convert_instance

UCF 轉(zhuǎn) XDC 文件

• 正常順序轉(zhuǎn)換
• 可實(shí)現(xiàn)序號的從小到大的排列
• 快捷鍵：ctrl+shift+p :輸入 Convert UCF to XDC NORMAL ORDER 或 Convert UCF to XDC SORT ORDER

語法高亮

• ucf, xdc, do, tcl 語法高亮
• Verilog 語法高亮
• 高云 .cst 語法高亮

Verilog 代碼常用片段

Verilog 代碼定義變量懸停顯示

代碼錯誤檢查

• 加入 Verilog-HDL/SystemVerilog/Bluespec SystemVerilog 的 linter（Verilog 語法檢測）功能

Vivado 仿真文件的快速轉(zhuǎn)換功能

• 進(jìn)入 Vivado 工程下的 sim_1\\behav\\questa（或者 modelsim）里面運(yùn)行命令 Convert Modelsim do 則會把 xxx_compile.do, xxx_elaborate.do, xxx_simulate.do 和加入用戶自定義配置文件生成一鍵運(yùn)行的 tb.do 文件

incrementSelection 的功能

• 使用多個游標(biāo)進(jìn)行遞增、遞減或反向選擇

加入了 Verilog 文件樹顯示功能

• 需要命令 Find Verilog Modules 觸發(fā)和刷新

前言

• 注意??:高亮代碼的時候需要切換顏色主題為:深色+
• 如果出現(xiàn)報錯,可您呢個是因?yàn)槟愕腣SCODE版本低了,請更新最新版本,本插件除了代碼檢查需要使用外部環(huán)境外,其他不需要額外的配置.代碼檢查請參考Verilog-HDL/SystemVerilog/Bluespec SystemVerilog的詳細(xì)配置.
• 提升??:整個插件是為了方便FPGA開發(fā)寫的插件功能,其中部分功能是參考了插件市場的,部分是自己覺得需要寫的功能.如果大家有好的修改意見或者使用問題,請給我留言. ??QQ:1391074994 ??QQ裙: 819816965
• 如果好用,請記得給個好評??????.

功能

1. 實(shí)現(xiàn)verilog代碼格式化功能（變量對齊，逗號對齊，括號對齊）,加入位寬配置功能。功能觸發(fā)：按下 ctrl+shift+p :輸入 verilog。 快捷鍵 CTRL + L;
2. 一件例化功能,例化的代碼自動復(fù)制到剪切板。功能觸發(fā)：按下 ctrl+shift+p :輸入 Convert_instance。
3. ucf轉(zhuǎn)xdc文件:
   1. 正常順序轉(zhuǎn)換。 功能觸發(fā)：按下 ctrl+shift+p :輸入 Convert UCF to XDC NORMAL ORDER。
   2. 可實(shí)現(xiàn)序號的從小到大的排列。 功能觸發(fā)：按下 ctrl+shift+p :輸入 Convert UCF to XDC SORT ORDER。
4. 語法高功能：ucf,xdc,do,tcl語法高亮，verilog語法高亮，高云.cst語法高亮。
5. verilog代碼常用片段。
6. verilog代碼定義變量懸停顯示。
7. 代碼錯誤檢查:加入Verilog-HDL/SystemVerilog/Bluespec SystemVerilog的linter(verilog語法檢測)功能
8. vivado仿真文件的快速轉(zhuǎn)換功能 :進(jìn)入vivado 工程下的sim_1\behav\questa(或者modelsim)里面運(yùn)行命令Conver Modelsim do 則會把 xxx_compile.do,xxx_elaborate.do,xxx_simulate.do和加入用戶自定義配置文件生成一鍵運(yùn)行的tb.do 文件.

• 操作范例:bilibi 示范鏈接
• 演示文檔鏈接:CSDN演示文檔鏈接

功能詳細(xì)介紹

1. verilog代碼格式化: 按下 ctrl+shift+p :輸入 verilog 或者 快捷鍵 CTRL + L;
   gif:
   加入位寬配置功能:
   
   默認(rèn)是17 當(dāng)前面的變量名很長的時候,會出現(xiàn)后面對不齊的情況,可以適當(dāng)加大整個數(shù)值,使之對齊.

2. 例化功能:
   可以一鍵實(shí)現(xiàn)當(dāng)前打開的Verilog文件例化功能,并且復(fù)制到剪切板里面,可以之家粘貼.
   gif:

3. ucf轉(zhuǎn)xdc文件:

   1. 正常順序轉(zhuǎn)換 :gif:

   2. 序號的從小到大的排列轉(zhuǎn)換:gif:gif

4. 語法高功能：ucf語法高亮，xdc語法高亮，verilog語法高亮，高云.cst語法高亮:
   gif:高亮gif

5. 代碼片段:支持輸入的代碼片段: | module | geli | jishuqi | shangshenyan | tb | zhuangtaiji | always | dapai | assign | alwaysposclk | alwaysnegclk | begin | end | initial | case | reg | regarray | regmemory | wire | wirearray | array | parameter | localparam | integer | signed | include | def | ifdef | ifndef | elsif | endif | undef | ts | default_nettype | ternary | if | ifelse | for | while | forever | function | generate |genvar
   其中 比較常用的部分:module/geli/jishuqi/shangshenyan/tb/zhuangtaiji/always/dapai
   gif:

6. verilog代碼定義變量懸停顯示:
   gif:

7. 代碼錯誤檢查:
   gif:

8. tb.do 配置
   VIVADO 聯(lián)合仿真進(jìn)去modelsim后 進(jìn)入仿真文件夾 配置合并生成一鍵仿真文件.
   VIVADO -modelism 仿真生成一鍵 tb.do

9. Setting配置項(xiàng):

*文章來源地址http://www.zghlxwxcb.cn/news/detail-838098.html

9. 文件樹顯示
   
   可以顯示verilog的層次結(jié)構(gòu)文件樹功能,如果打開的文件夾里面有IP文件的話,在setting里面做了屏蔽操作
   默認(rèn)是勾選,則不會識別名稱為"ip"或者"core"下面的verilog代碼,避免顯示許多的頂層文件.

Thanks

• verilog-simplealign
• Verilog-HDL/SystemVerilog/Bluespec SystemVerilog

ENGLISH

到了這里，關(guān)于VSCODE-Verilog開發(fā)插件/(代碼格式化+Verilog文件樹顯示+一鍵例化+UCF轉(zhuǎn)XDC+代碼錯誤檢查+語法高亮)的文章就介紹完了。如果您還想了解更多內(nèi)容，請?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！