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FPGA時序分析與時序約束（Vivado）

2年前作者：云影點燈大師分類：Toy博客閱讀(30)違法舉報

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（1）內(nèi)部資源

后綴L的這個單元中，會生成鎖存器
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查看布線
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定位線路

（2）傳輸模型分析（寄存器到寄存器）

時間分析，還要考慮數(shù)據(jù)變化的建立時間與保持時間
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經(jīng)過圖上計算可得公式：
Tsu裕量 = （Tskew + 時鐘周期 - Tsu） - （Tco + Tdelay）
Thd裕量 = Tco + Tdelay - Thd
兩個時間都大于0，才能保證系統(tǒng)不產(chǎn)生亞穩(wěn)態(tài)。
建立時間裕量、組合邏輯延時決定時鐘最高頻率

一級邏輯級數(shù)延遲約為0.4ns

（3）時序約束操作

1 約束主時鐘

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結(jié)果

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2 約束衍生時鐘

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結(jié)果
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3 設(shè)置時鐘組

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（4）查看報告

查看統(tǒng)計
有問題分析路徑

3.查看詳細(xì)計算過程

文章來源地址http://www.zghlxwxcb.cn/news/detail-804322.html

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