4）嵌入式塊 RAM（ BRAM）
????????大多數(shù) FPGA 都具有內(nèi)嵌的 BRAM， 這大大拓展了 FPGA 的應(yīng)用范圍和靈活性。 塊 RAM
可被配置為單端口 RAM、雙端口 RAM、地址存儲(chǔ)器（ CAM），以及 FIFO 等常用存儲(chǔ)結(jié)構(gòu)。
CAM 存儲(chǔ)器在其內(nèi)部的每個(gè)存儲(chǔ)單元中都有一個(gè)比較邏輯，寫入 CAM 中的數(shù)據(jù)會(huì)和內(nèi)部
的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址。除了塊 RAM，還可以
將 FPGA 中的 LUT 靈活地配置成 RAM、 ROM 和 FIFO 等結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片內(nèi)部
的 BRAM 數(shù)量也是選擇芯片的一個(gè)重要因素。

????????對(duì)于一般的 FPGA 器件來講，單片塊 RAM 的容量為 18 kbit，即位寬為 18 bit、深度為
1 024。用戶可以根據(jù)需要改變其位寬和深度，還可以將多片塊 RAM 級(jí)聯(lián)起來形成更大的
RAM，此時(shí)所配置的最大容量受限于芯片內(nèi)的塊 RAM 數(shù)量。

5）豐富的布線資源
????????布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)
動(dòng)能力和傳輸速度。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位
置的不同而劃分為四類不同的類別：第一類是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全
局復(fù)位/置位的布線；第二類是長(zhǎng)線資源，用于完成芯片 Bank 間的高速信號(hào)和第二全局時(shí)鐘
信號(hào)的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類
是分布式的布線資源，用于專用時(shí)鐘、復(fù)位等控制信號(hào)線。

????????在實(shí)際工程設(shè)計(jì)中，設(shè)計(jì)者不需要直接選擇布線資源，布局布線器可自動(dòng)根據(jù)輸入邏
輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來連通各個(gè)模塊單元。從本質(zhì)上講，布線資源
的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。

6）底層內(nèi)嵌專用硬核
????????內(nèi)嵌專用硬核是相對(duì)底層嵌入的軟核而言的， FPGA 內(nèi)部集成的處理能力強(qiáng)大的硬核
（ Hard Core），等效于 ASIC 電路。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一
些專用的硬核。例如，為了提高 FPGA 的乘法速度，主流的 FPGA 中都集成了專用乘法器；
為了適應(yīng)通信總線與接口標(biāo)準(zhǔn)，很多高端的 FPGA 內(nèi)部都集成了串/并收發(fā)器（ SERDES），
可以達(dá)到數(shù) 10 Gbps 的收發(fā)速度。 Xilinx 公司的高端產(chǎn)品不僅集成了 PowerPC 系列 CPU，
還內(nèi)嵌了 DSP Core 模塊，其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是 EDK 和 Platform Studio，并以此提出
了片上系統(tǒng)（ System on Chip）的概念。通過 PowerPC、 Miroblaze、 Picoblaze 等平臺(tái)，能夠
開發(fā)標(biāo)準(zhǔn)的 DSP 處理器及其相關(guān)應(yīng)用。 Altera 的高端 FPGA 芯片中不僅集成了大量的硬件乘法器等 DSP 核、多個(gè)高速收發(fā)器模塊、 PCIe 硬核模塊，還集成了 ARM Cortex-A9 等具有
強(qiáng)大實(shí)時(shí)處理功能的嵌入式硬核，從而實(shí)現(xiàn) SoC 的開發(fā)目的。

2． FPGA 的工作原理
????????眾所周知，類似于 PROM、 EPROM、 EEPROM 可編程器件的可編程原理是通過加高壓
或紫外線導(dǎo)致三極管或 MOS 管內(nèi)部的載流子密度發(fā)生變化，來實(shí)現(xiàn)所謂的可編程的，但是
這些器件大多只能實(shí)現(xiàn)單次可編程，或者編程狀態(tài)難以穩(wěn)定。 FPGA 則不同，它采用了邏輯
單元陣列（ Logic Cell Array， LCA） 這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊（ Configurable
Logic Block， CLB）、輸入/輸出模塊（ Input Output Block， IOB）和內(nèi)部連線（ Interconnect）
三個(gè)部分。 FPGA 的可編程實(shí)際上改變了 CLB 和 IOB 的觸發(fā)器狀態(tài)，這樣可以實(shí)現(xiàn)多次重
復(fù)的編程。由于 FPGA 需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像 ASIC 那樣通
過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿足這
一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級(jí)
FPGA 采用 Flash 或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。
????????根據(jù)數(shù)字電路的基本知識(shí)可以知道，對(duì)于一個(gè) n 輸入的邏輯運(yùn)算，不論是與、或運(yùn)算，
還是其他邏輯運(yùn)算，最多只可能存在 種結(jié)果，所以如果事先將相應(yīng)的結(jié)果存放于一個(gè)存
儲(chǔ)單元， 就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。 FPGA 的原理也是如此，它通過燒寫程序文件
去配置查找表的內(nèi)容，從而在相同電路結(jié)構(gòu)的情況下實(shí)現(xiàn)了不同的邏輯功能。查找表簡(jiǎn)稱
LUT， LUT 本質(zhì)上就是一個(gè) RAM。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個(gè) LUT
可以看成一個(gè)有 4 位地址線的 RAM。當(dāng)用戶通過原理圖或 HDL 語言描述了一個(gè)邏輯電路
以后， FPGA 開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫
入 RAM。這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)
應(yīng)的內(nèi)容，然后輸出即可。
????????從表 1-1 中可以看到， LUT 具有和邏輯電路相同的功能。實(shí)際上， LUT 具有更快的執(zhí)
行速度和更大的規(guī)模。由于基于 LUT 的 FPGA 具有很高的集成度，其器件密度從數(shù)萬門到
數(shù)千萬門不等，可以完成極其復(fù)雜的時(shí)序邏輯與組合邏輯電路功能，所以適用于高速、高
密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。

????????FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)
的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式編程。加電時(shí)， FPGA
芯片將 EPROM 中的數(shù)據(jù)讀入片內(nèi)的 RAM 中，配置完成后 FPGA 進(jìn)入工作狀態(tài)。掉電后，
FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此 FPGA 能夠反復(fù)使用。 FPGA 的編程無須專用
的 FPGA 編程器，只須通用的 EPROM、 PROM 編程器即可。 Actel、 QuickLogic 等公司還
提供反熔絲技術(shù)的 FPGA，具有抗輻射、耐高低溫、低功耗和速度快等優(yōu)點(diǎn)，在軍品和航空
航天領(lǐng)域中應(yīng)用較多，但這種 FPGA 不能重復(fù)擦寫，開發(fā)初期比較麻煩，費(fèi)用也比較昂貴。
3． IP 核的概念
????????IP（ Intelligent Property）核是指具有知識(shí)產(chǎn)權(quán)的集成電路模塊或軟件功能模塊的總稱，
是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可以移植到不同的
半導(dǎo)體工藝中。到了 SoC 階段， IP 核設(shè)計(jì)已成為 ASIC 電路設(shè)計(jì)公司和 FPGA 提供商的重
要任務(wù)，也是其實(shí)力的體現(xiàn)。對(duì)于 FPGA 開發(fā)軟件，其提供的 IP 核越豐富，用戶的設(shè)計(jì)就
越方便，其市場(chǎng)占有率就越高。目前， IP 核已經(jīng)變成系統(tǒng)設(shè)計(jì)的基本單元，并作為獨(dú)立設(shè)
計(jì)成果被交換、轉(zhuǎn)讓和銷售。
????????根據(jù) IP 核的提供方式，通常將其分為軟核、固核和硬核這 3 類。從完成 IP 核所花費(fèi)的
成本來講，硬核的代價(jià)最大；從使用靈活性來講，軟核的可復(fù)用性最高。

1）軟核（ Soft IP Core）
????????軟核在電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation， EDA）設(shè)計(jì)領(lǐng)域指的是綜合之
前的寄存器傳輸級(jí)（ Register Transfer Level， RTL）模型。具體在 FPGA 設(shè)計(jì)中指的是對(duì)電
路的硬件語言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核是已通過功能仿真的功能模
塊，需要經(jīng)過綜合和布局布線才能使用。其優(yōu)點(diǎn)是靈活性高、可移植性強(qiáng)，允許用戶自主
配置；缺點(diǎn)是對(duì)模塊的預(yù)測(cè)性較低，在后續(xù)設(shè)計(jì)中存在發(fā)生錯(cuò)誤的可能性，有一定的設(shè)計(jì)
風(fēng)險(xiǎn)。軟核是 IP 核應(yīng)用最廣泛的形式。
2）固核（ Firm IP Core）
????????固核在 EDA 設(shè)計(jì)領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表，具體在 FPGA 設(shè)計(jì)中可以看成
帶有布局規(guī)劃的軟核，通常以 RTL 代碼和對(duì)應(yīng)工藝網(wǎng)表的混合形式提供。將 RTL 描述的標(biāo)
準(zhǔn)單元庫進(jìn)行綜合優(yōu)化設(shè)計(jì)，形成門級(jí)網(wǎng)表，再通過布局布線工具布線后即可使用。和軟
核相比，固核的設(shè)計(jì)靈活性稍差，但在可靠性上有較大提高。目前，固核也是 IP 核的主流
形式之一。
3）硬核（ Hard IP Core）
????????硬核在 EDA 設(shè)計(jì)領(lǐng)域指經(jīng)過驗(yàn)證的設(shè)計(jì)版圖， 具體在 FPGA 設(shè)計(jì)中指布局和工藝固定、
經(jīng)過前端和后端驗(yàn)證的設(shè)計(jì)，設(shè)計(jì)人員不能對(duì)其修改。不能修改的原因有兩個(gè)：首先是系
統(tǒng)設(shè)計(jì)對(duì)各個(gè)模塊的時(shí)序要求很嚴(yán)格，不允許打亂已有的物理版圖；其次是保護(hù)知識(shí)產(chǎn)權(quán)
的要求，不允許設(shè)計(jì)人員對(duì)其有任何改動(dòng)。 IP 硬核的不許修改特點(diǎn)使其復(fù)用有一定的困難，
因此只能用于某些特定應(yīng)用，使用范圍較窄，但其性能優(yōu)良、可靠性及穩(wěn)定性高。

1.1.3 FPGA 在數(shù)字信號(hào)處理中的應(yīng)用

????????現(xiàn)代數(shù)字信號(hào)處理技術(shù)的實(shí)現(xiàn)平臺(tái)主要有 ASIC、 DSP、 CPU 及 FPGA 四種。隨著半導(dǎo)
體芯片生產(chǎn)工藝的不斷發(fā)展，四種平臺(tái)的應(yīng)用領(lǐng)域已越來越呈現(xiàn)相互融合的趨勢(shì)，但因各
自的側(cè)重點(diǎn)不同，依然有各自的優(yōu)勢(shì)及鮮明特點(diǎn)。關(guān)于對(duì)四者的性能、特點(diǎn)、應(yīng)用領(lǐng)域等
方面的比較分析一直都是廣大技術(shù)人員及專業(yè)雜志討論的熱點(diǎn)之一。相對(duì)而言， ASIC 只提
供可以接受的可編程性和集成水平，通?？蔀橹付ǖ墓δ芴峁┳罴呀鉀Q方案； DSP 可為涉
及復(fù)雜分析或決策分析的功能提供最佳可編程解決方案； CPU 則在需要嵌入操作系統(tǒng)、可
視化顯示等領(lǐng)域得到廣泛應(yīng)用； FPGA 可為高度并行或涉及線性處理的高速信號(hào)處理功能提
供最佳的可編程解決方案。
????????任何信號(hào)處理器件性能的鑒定必須包括衡量該器件是否能在指定的時(shí)間內(nèi)完成所需的
功能?？紤]一個(gè)具有 16 個(gè)抽頭的簡(jiǎn)單 FIR 濾波器，該濾波器要求在每次采樣中完成 16 次
乘積和累加（ MAC）操作。德州儀器公司的 TMS320C6203 DSP 具有 300 MHz 的時(shí)鐘頻率，
在合理的優(yōu)化設(shè)計(jì)中，每秒可完成 4 億至 5 億次 MAC 操作。這意味著 C6203 系列器件的
FIR 濾波具有最大為 3 100 萬次每秒采樣的輸入速率。但在 FPGA 中，所有 16 次 MAC 操作
均可并行執(zhí)行。對(duì)于 Xilinx 的 Virtex 器件， 16 位 MAC 操作大約需要配置 160 個(gè)結(jié)構(gòu)可重
置的邏輯塊（ CLB），因此 16 個(gè)并發(fā) MAC 操作的設(shè)計(jì)實(shí)現(xiàn)將需要大約 2 560 個(gè) CLB。
XCV300E 可輕松實(shí)現(xiàn)上述配置，并允許 FIR 濾波器工作在 1 億個(gè)樣本每秒的輸入采樣速
率下。

????????目前，無線通信技術(shù)的發(fā)展十分迅速，無線通信技術(shù)發(fā)展的理論基礎(chǔ)之一是軟件無線電
技術(shù)，而數(shù)字信號(hào)處理技術(shù)無疑是實(shí)現(xiàn)軟件無線電技術(shù)的基礎(chǔ)。無線通信一方面正向語音和
數(shù)據(jù)綜合的方向發(fā)展；另一方面，在手持 PDA 產(chǎn)品中越來越多地需要綜合移動(dòng)技術(shù)。這一要
求對(duì)應(yīng)用于無線通信中的 FPGA 芯片提出了嚴(yán)峻的挑戰(zhàn)，其中最重要的三個(gè)方面是功耗、性
能和成本。為適應(yīng)無線通信的發(fā)展需要， FPGA 系統(tǒng)芯片（ System on a Chip， SoC）的概念、
技術(shù)、芯片應(yīng)運(yùn)而生。利用系統(tǒng)芯片技術(shù)將盡可能多的功能集成在一片 FPGA 芯片上，使其
性能上具有速率高、功耗低的特點(diǎn)，不僅價(jià)格低廉，還可以降低復(fù)雜性，便于使用。
????????實(shí)際上， FPGA 器件的功能早已超越了傳統(tǒng)意義上的膠合邏輯功能。隨著各種技術(shù)的相
互融合，為了同時(shí)滿足運(yùn)算速度、復(fù)雜度，以及降低開發(fā)難度的需求，目前在數(shù)字信號(hào)處
理領(lǐng)域及嵌入式技術(shù)領(lǐng)域， FPGA 加 CPU 的配置模式已浮出水面，并逐漸成為標(biāo)準(zhǔn)的配置
模式。全球最大的兩家 FPGA 廠商—Altera 和 Xilinx，均推出了各自的嵌入了 CPU 核的
FPGA 器件及開發(fā)軟件。

1.2 Altera 器件簡(jiǎn)介

????????Altera 由 Robert Hartmann、 Michael Magranet、 Paul Newhagen 和 Jim Sansbury 于 1983
年創(chuàng)立，這些有遠(yuǎn)見的人們對(duì)當(dāng)時(shí)的研究進(jìn)行投資，認(rèn)為半導(dǎo)體客戶將從用戶可編程標(biāo)準(zhǔn)產(chǎn)品中受益，逐步取代邏輯門陣列。為滿足這些市場(chǎng)需求， Altera 的創(chuàng)始人發(fā)明了首款可編
程邏輯器件（ PLD） —EP300，開創(chuàng)了半導(dǎo)體業(yè)界全新的市場(chǎng)領(lǐng)域。這一靈活的新解決方
案在市場(chǎng)上打敗了傳統(tǒng)的標(biāo)準(zhǔn)產(chǎn)品，為 Altera 帶來了半導(dǎo)體創(chuàng)新領(lǐng)先企業(yè)的盛譽(yù)。根據(jù)面
向電子設(shè)計(jì)的未來發(fā)展需求， Altera 可編程解決方案促進(jìn)了產(chǎn)品的及時(shí)面市，相對(duì)于高成本、
高風(fēng)險(xiǎn)的 ASIC 開發(fā)，以及不靈活的專用標(biāo)準(zhǔn)產(chǎn)品（ Application Specific Standard Parts， ASSP）和數(shù)字信號(hào)處理器具有明顯的優(yōu)勢(shì)。與以前的可編程邏輯產(chǎn)品相比， Altera 為更廣闊的市場(chǎng)帶來了更大的價(jià)值。
????????通過與代工線合作伙伴臺(tái)積電（ TSMC）等業(yè)界一流的技術(shù)供應(yīng)商保持長(zhǎng)期穩(wěn)固的合作
關(guān)系， Altera 確保了為客戶及時(shí)交付高質(zhì)量產(chǎn)品。采用來自業(yè)界最好的 EDA 供應(yīng)商的工具，
Altera 進(jìn)一步增強(qiáng)了自己的布局布線設(shè)計(jì)軟件。在世界級(jí)分銷網(wǎng)絡(luò)的幫助下， Altera 為全球
客戶提供服務(wù)。采用這一非常成功的商業(yè)模式， Altera 能夠?qū)⒕性诤诵哪芰ι希洪_發(fā)
并實(shí)現(xiàn)前沿的可編程技術(shù)，為客戶提供最大價(jià)值。
????????Altera 公司產(chǎn)品種類眾多，基本可以滿足各種電子通信類產(chǎn)品的設(shè)計(jì)需求。隨著新技術(shù)
的不斷發(fā)展， Altera 器件的性能仍在不斷提高。 Altera 的器件可分為高端 FPGA 器件（ Stratix
系列）、中端 FPGA 器件（ Arria 系列）、低成本 FPGA 器件（ Cyclone 系列）、低成本 CPLD
器件（ MAX 系列），以及 DC 電源芯片（ Enpirion 系列）和 FPGA 程序配置器件（ EPCS、
EPCQ 系列）。

文章來源地址http://www.zghlxwxcb.cn/news/detail-770224.html

到了這里，關(guān)于鎖相環(huán)技術(shù)原理及FPGA實(shí)現(xiàn)（第一章1.2）的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！