?<1>新建工程
<2>新建Block Diagram File
<3>保存為頂層文件
<4>新建Verilog HDL File 文件(用來編寫子模塊電路代碼)
<5>保存文件并命名文件
<6>調(diào)用元件
文章來源:http://www.zghlxwxcb.cn/news/detail-758333.html
<7>設(shè)置端口屬性
文章來源地址http://www.zghlxwxcb.cn/news/detail-758333.html
到了這里,關(guān)于Quartus prim實現(xiàn)模塊化電路設(shè)計,生成子電路元件并在Block Diagram File中調(diào)用的解決方案(關(guān)于FPGA的復(fù)雜工程設(shè)計的相關(guān)博客都會采用此方法)的文章就介紹完了。如果您還想了解更多內(nèi)容,請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章,希望大家以后多多支持TOY模板網(wǎng)!