首先介紹下模擬信號(hào)與數(shù)字信號(hào)的區(qū)別：模擬信號(hào)在時(shí)間和數(shù)值上是連續(xù)的，例如我們要錄制一段聲音，模擬信號(hào)是用一段連續(xù)變化的電磁波或電壓信號(hào)來(lái)表示，自然界中的信號(hào)以模擬信號(hào)呈現(xiàn)。而數(shù)字信號(hào)在時(shí)間和數(shù)值上是離散的、間斷的。模擬信號(hào)通過(guò)采樣、量化、編碼可以轉(zhuǎn)化為數(shù)字信號(hào)，而在滿足香農(nóng)（Claude Elwood Shannon）采樣定理的條件下，數(shù)字信號(hào)也可以復(fù)原為模擬信號(hào)。下圖演示將模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)：

這里采用二進(jìn)制編碼，可以看出數(shù)字信號(hào)只有0和1兩種狀態(tài)，也可以采用八進(jìn)制、十六進(jìn)制進(jìn)行編碼，它們可以按照一定的規(guī)則進(jìn)行相互轉(zhuǎn)化。處理數(shù)字信號(hào)的芯片稱為數(shù)字芯片，常見(jiàn)的數(shù)字芯片有CPU、GPU、DPU等。

數(shù)字芯片設(shè)計(jì)流程 :設(shè)計(jì)一款芯片是一項(xiàng)極其復(fù)雜的工程，需要團(tuán)隊(duì)的合作才能完成這項(xiàng)任務(wù)。根據(jù)每個(gè)階段的任務(wù)不同，數(shù)字芯片設(shè)計(jì)可以分為數(shù)字前端、數(shù)字中端、數(shù)字后端三個(gè)步驟。

數(shù)字前端：前端設(shè)計(jì)/驗(yàn)證

這一階段主要完成項(xiàng)目需求定義、架構(gòu)設(shè)計(jì)、RTL代碼編寫(xiě)、功能驗(yàn)證等步驟。

首先必須確定芯片的具體指標(biāo)：主要有物理實(shí)現(xiàn)、性能指標(biāo)、功能指標(biāo)等。物理實(shí)現(xiàn)包含制作工藝、裸片面積等；性能指標(biāo)如速度、功耗等；功能指標(biāo)可分為功能描述及接口定義等。確定好具體指標(biāo)后，需要用C、C++、matlab等系統(tǒng)建模語(yǔ)言對(duì)各個(gè)模塊描述，對(duì)方案的可行性進(jìn)行驗(yàn)證，稱為系統(tǒng)級(jí)設(shè)計(jì)，這部分工作由芯片架構(gòu)工程師完成。

系統(tǒng)級(jí)設(shè)計(jì)無(wú)誤后，進(jìn)行RTL寄存器傳輸級(jí)設(shè)計(jì)、功能驗(yàn)證、邏輯綜合、形式驗(yàn)證、STA靜態(tài)時(shí)序分析等步驟，下面將詳細(xì)介紹。

RTL設(shè)計(jì)：利用硬件描述語(yǔ)言，如Verilog、VHDL，將算法轉(zhuǎn)換成以寄存器及觸發(fā)器之間的數(shù)據(jù)傳輸為基礎(chǔ)的形式進(jìn)行描述，這部分工作由芯片設(shè)計(jì)工程師完成。

功能驗(yàn)證：每完成一個(gè)模塊、一項(xiàng)功能后，都需要用大量的用例驗(yàn)證其正確性，確保邏輯正確。功能驗(yàn)證由芯片驗(yàn)證工程師完成。

邏輯綜合：將描述邏輯關(guān)系的RTL語(yǔ)言翻譯成物理電路的各種元器件單元及其連接，稱為邏輯綜合，綜合后得到門(mén)級(jí)網(wǎng)表，門(mén)級(jí)網(wǎng)表=標(biāo)準(zhǔn)單元+連線。

形式驗(yàn)證：形式驗(yàn)證是通過(guò)數(shù)學(xué)模型的方法來(lái)檢查綜合后的門(mén)級(jí)網(wǎng)表與 RTL是否匹配。

STA靜態(tài)時(shí)序分析：通過(guò)數(shù)學(xué)的方法來(lái)計(jì)算并分析所有的路徑，檢查其是否違反電路設(shè)計(jì)者的時(shí)序要求。

數(shù)字中端：DFT實(shí)現(xiàn)

DFT即可測(cè)性設(shè)計(jì)：為了在芯片生產(chǎn)之后測(cè)試芯片的良率，看物理制造有無(wú)錯(cuò)誤，一般是在電路中加入掃描鏈，這部分工作由DFT工程師完成。

數(shù)字后端：物理實(shí)現(xiàn)

這一階段主要包括：布局布線、寄生參數(shù)提取、靜態(tài)時(shí)序分析、版圖物理驗(yàn)證、生成GDSII文件及流片。

布局布線：布局是指放置芯片的模塊位置，將各種功能模塊按照一定的規(guī)則放置在不同的位置。布線時(shí)首先布局時(shí)鐘線，即時(shí)鐘樹(shù)綜合CTS，完成后再布局普通的線。布局布線直接影響到芯片面積的大小。

寄生參數(shù)提取：提取電路的延遲信息。

靜態(tài)時(shí)序分析STA：前端的時(shí)序分析是依靠模型，反映的是理論上的時(shí)序情況。后端的時(shí)序分析是針對(duì)布局布線后的物理網(wǎng)表，反映更真實(shí)的時(shí)序情況。

版圖物理驗(yàn)證：這一階段大致可以分為DRC和LVS。DRC即設(shè)計(jì)規(guī)則檢查，檢查內(nèi)容涵蓋設(shè)計(jì)規(guī)則檢查、連線間距檢查、連線寬度是否符合工藝要求等；LVS驗(yàn)證：簡(jiǎn)單地說(shuō)，就是將版圖與綜合后的門(mén)級(jí)電路圖的對(duì)比驗(yàn)證。

生成GDSII文件及流片：完成物理版圖驗(yàn)證無(wú)誤后，物理版圖以GDSII文件的格式交給芯片代工廠，在晶圓硅片上做出實(shí)際的電路，再進(jìn)行封裝測(cè)試，滿足要求后即可上市，從而完成一款芯片的開(kāi)發(fā)。文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-727433.html