認(rèn)識(shí)全加器
半加器
半加器是能夠?qū)蓚€(gè)一位的二進(jìn)制數(shù)進(jìn)行相加得到半加和以及半加進(jìn)位的組合電路，其真值表如下
也就是說，這個(gè)半加器的輸出表達(dá)式為S=A⊕B，C=AB，邏輯電路圖如下
一位全加器
全加器的真值表如下，其中Ain表示被加數(shù)，Bin表示加數(shù)，Cin表示低位進(jìn)位，Cout表示高位進(jìn)位，Sum表示本位和
即輸出表達(dá)式為
Sum=Ain⊕Bin⊕Cin
Cout=(Ain⊕Bin)?Cin+Ain·Bin=(Ain&Bin)∣(Bin&Cin)∣(Ain&Cin)
輸出原理圖實(shí)現(xiàn)一位加法器
創(chuàng)建工程
首先啟動(dòng)quartus軟件，選擇file，找到new project wizard，在填寫工程的路徑和名稱之后的地方都直接下一步，知道出現(xiàn)以family為標(biāo)題開頭的地方。
EP4CE115F29C7芯片
半加器原理圖輸入
首先選擇file，選擇new，進(jìn)入選擇Block Diagram/Schematic File
選擇元件，添加一個(gè)and2，一個(gè)xor，兩個(gè)input，兩個(gè)output，組成如下圖的電路
保存文件，并編譯
通過Tools->Netlist Viewers->RTL Viewer查看電路圖
得到如圖，便是成功
創(chuàng)建一個(gè)向量波形文件，選擇菜單項(xiàng)File->New->University Program VWF
按照如下圖所示操作，我這里截圖盡量詳細(xì)一點(diǎn)
編輯并保存
功能仿真結(jié)果
時(shí)序仿真結(jié)果
通過仿真可以看見結(jié)果是吻合的
全加器原理圖輸入
將設(shè)計(jì)項(xiàng)目設(shè)置為可調(diào)用的元件
在打開半加器原理圖文件half_adder.bdf的情況下，選擇菜中File中的Create/Update→CreateSymbolFilesforCurrentFile項(xiàng)，即可將當(dāng)前文件h_adder.bdf變成一個(gè)元件符號(hào)存盤，以待在高層次設(shè)計(jì)中調(diào)用，當(dāng)然這里有點(diǎn)尷尬的地方是我剛剛不小心把半加器命名成的all_adder，這里如果影響了觀感求諒解。
接下來我們?cè)倮L制一個(gè)，還是老樣子，選擇file->new，選擇Block Diagram/Schematic File
加入元件
做成如圖所示
這里先把這個(gè)文件置頂
這里是如上相同的方式，保存編譯查看電路圖，仿真實(shí)現(xiàn)
功能仿真
時(shí)序仿真
Verilog實(shí)現(xiàn)一位加法器
創(chuàng)建Verilog文件，還是file，new
輸入代碼
module Verilog1(//這里的名字與自己的文件名相同
//輸入信號(hào)，ain表示被加數(shù)，bin表示加數(shù)，cin表示低位向高位的進(jìn)位
input ain,bin,cin,
//輸出信號(hào),cout表示向高位的進(jìn)位，sum表示本位的相加和
output reg cout,sum
);
reg s1,s2,s3;
always @(ain or bin or cin) begin
sum=(ain^bin)^cin;//本位和輸出表達(dá)式
s1=ain&cin;
s2=bin&cin;
s3=ain&bin;
cout=(s1|s2)|s3;//高位進(jìn)位輸出表達(dá)式
end
endmodule
還是打開這個(gè)界面，顯示這樣就是成功編譯
還是創(chuàng)建波形圖文件，這里不多贅述了，依然是編輯成如下圖的樣式，編譯運(yùn)行
功能仿真
時(shí)序仿真
成功~
下載測試
芯片引腳配置表
找到quartus的pin planner
打開，設(shè)置引腳
接下來電腦接入FPGA開發(fā)板。
如果是原理圖進(jìn)行實(shí)現(xiàn)的話，繪制的原理圖會(huì)出現(xiàn)以下變化，輸入輸出旁邊會(huì)標(biāo)注剛剛綁定的引腳編號(hào)。
此處要需要自己重新編譯一遍
然后如下圖操作
選擇好下圖中的移動(dòng)接口，沒有這個(gè)接口要到在設(shè)備管理器中找到加感嘆號(hào)的USB-blaster設(shè)備，并在一下路徑下18.1/quatus/drivers/USB-blaster添加驅(qū)動(dòng)。
回到上一級(jí)菜單，選中以下2框選處，點(diǎn)擊start開始燒錄。若4處出現(xiàn)success表示燒錄成功。
燒錄結(jié)果
這就是成功！
總結(jié)
實(shí)驗(yàn)到這里已經(jīng)非常順利了，接下來我們還有四位全加器的實(shí)驗(yàn)，也很有意思，拜了個(gè)拜~文章來源：http://www.zghlxwxcb.cn/news/detail-716885.html
參考文章
https://blog.csdn.net/qq_43279579/article/details/115480406文章來源地址http://www.zghlxwxcb.cn/news/detail-716885.html
到了這里，關(guān)于一位全加器的設(shè)計(jì)與實(shí)踐的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
