FPGA：計(jì)算滑動(dòng)求和----信號(hào)檢測(cè)計(jì)算信號(hào)功率

在進(jìn)行簡(jiǎn)單信號(hào)檢測(cè)過(guò)程中，需要計(jì)算信號(hào)的能量，這時(shí)候需要用到滑動(dòng)求和的計(jì)算過(guò)程。
這里記錄如何利用Verilog編寫滑動(dòng)求和過(guò)程。

思路：滑動(dòng)求和的過(guò)程需要按照滑動(dòng)窗口的大小，依次向后進(jìn)行滑動(dòng)求和；

從任務(wù)出發(fā)：輸入IQ兩路信號(hào)的位寬為12位，然后計(jì)算K個(gè)值區(qū)間段的功率值大?。?br> （1） 首先對(duì)I，Q兩路信號(hào)求平方計(jì)算，得到平方的結(jié)果，這時(shí)候位寬大小變?yōu)?4位；
（2） 求I，Q兩路信號(hào)平方和，定義變量sum_s，表示單一點(diǎn)的信號(hào)平方和值，位寬為25位；
（3） 計(jì)算一段時(shí)間的平方和大小，sum=sum+sum_s,做和累加，這里面K的個(gè)數(shù)可以取2的指數(shù)次，方便通過(guò)移位做除法，同時(shí)sum的位寬也容易定義，如K設(shè)置為512，sum位寬取35位；
（4） 通過(guò)fifo實(shí)現(xiàn)活動(dòng)取數(shù)的過(guò)程，前512個(gè)數(shù)據(jù)單獨(dú)累加求和，第513個(gè)數(shù)據(jù)通過(guò)fifo輸出，利用總和減去第一個(gè)數(shù)，這里面利用fifo先進(jìn)先出的特性，控制fifo存入K個(gè)數(shù)據(jù)之后，每次取出一個(gè)數(shù)據(jù)之后，再寫入另一個(gè)數(shù)據(jù)，這樣就可以滑動(dòng)計(jì)算結(jié)果求和；
（5） 注意設(shè)置fifo輸入位寬為sum_s位寬，fifo輸出為sum_f，表示滑動(dòng)求和的第一個(gè)數(shù)據(jù)，fifo深度大小大于K值。

以下為程序代碼：

//
// Company: 
// Engineer: 
// 
// Create Date: 2022/10/24 19:48:05
// Design Name: 
// Module Name: D_energy
// Project Name: 
// Target Devices: 通過(guò)滑動(dòng)求和計(jì)算求信號(hào)功率
// Tool Versions: 
//


module D_energy(
    input l_clk,
    input rst_n,        //低電平有效（復(fù)位）
    input [11:0] i_da,
    input [11:0] q_da,
    output[24:0] d_out,   // 輸出求和平均 （平方和的平均）
    output valid);        // 輸出信號(hào)有效


localparam K_LENGTH = 16'd512;  //設(shè)定滑動(dòng)窗長(zhǎng)度 這個(gè)值一定大于fifo的深度

// 求信號(hào)的平方項(xiàng)
wire [23:0]i_da2,q_da2;
mult12a12 u0 (
  .CLK(l_clk),  // input wire CLK
  .A(i_da),      // input wire [11 : 0] A
  .B(i_da),      // input wire [11 : 0] B
  .P(i_da2)      // output wire [23 : 0] P
);
mult12a12 u1 (
  .CLK(l_clk),  // input wire CLK
  .A(q_da),      // input wire [11 : 0] A
  .B(q_da),      // input wire [11 : 0] B
  .P(q_da2)      // output wire [23 : 0] P
);

reg [34:0]sum;   //用來(lái)計(jì)算累加和
wire [24:0] sum_s;  
wire [24:0] sum_f;  //fifo輸出的結(jié)果，相當(dāng)于第一個(gè)結(jié)果，需要在減法的過(guò)程中減去這個(gè)結(jié)果
assign sum_s = i_da2 + q_da2;  //單次求和

reg [15:0] cnt_sum;  //用來(lái)記錄第一個(gè)累加環(huán)節(jié)
always@(posedge l_clk)begin
    if(!rst_n)begin
        cnt_sum <= 16'b0;
    end
    else begin
        cnt_sum <= cnt_sum + 16'b1;
    end
end
// 計(jì)算前K個(gè)數(shù)據(jù)的和的大小
reg valid_temp;

// 用狀態(tài)機(jī)實(shí)現(xiàn)活動(dòng)輔助
wire fifo_full;
wire fifo_empty;
wire fifo_prog_full;
reg state;
reg rd_valid; //控制讀數(shù)
always@(posedge l_clk)begin
    if(!rst_n)begin
        state <= 1'b0;
        sum <= 35'b0;
        valid_temp <= 1'b0;
        rd_valid <= 1'b0;
    end
    else begin
        case(state)
        1'b0: begin
            sum <= sum + {{10'b0},sum_s};
            if(cnt_sum >= (K_LENGTH-2))begin   //控制著循環(huán)累加的長(zhǎng)度，k+2;
                state <= 1'b1;
            end         
        end
        default: begin
            sum <= sum + sum_s - {{10'b0},sum_f};  //加上最新的數(shù)據(jù)，減去最后的數(shù)據(jù)
            valid_temp <= 1'b1;
            rd_valid <= 1'b1;
        end
        endcase
    end
end

//滑動(dòng)相關(guān)利用fifoIP 核實(shí)現(xiàn)滑動(dòng)計(jì)算過(guò)程，
fifo_generator_0 fifo_u0 (
  .clk(l_clk),              // input wire clk
  .srst(!rst_n),            // input wire srst
  .din(sum_s),              // input wire [23 : 0] din
  .wr_en(1'b1),          // input wire wr_en
  .rd_en(rd_valid),          // input wire rd_en
  .dout(sum_f),            // output wire [23 : 0] dout
  .full(fifo_full),            // output wire full
  .empty(fifo_empty),          // output wire empty
  .prog_full(fifo_prog_full)  // output wire prog_full
);

//輸出滑動(dòng)求和取平均的結(jié)果
assign d_out = sum[34:10];
assign valid = valid_temp;

//利用fifo 進(jìn)行
Endmodule

IP核配置簡(jiǎn)單如圖

測(cè)試仿真代碼如下

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/10/25 10:02:58
// Design Name: 
// Module Name: top_tb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module top_tb();

reg l_clk;
reg rst_n;
reg [11:0]i_data,q_data;
wire [24:0] data_out;
wire dout_valid;

//生成輸入到計(jì)算模塊中的數(shù)據(jù)，
always@(posedge l_clk)begin
    if(!rst_n)begin
        i_data <= 12'b0;
        q_data <= 12'b0;
    end
    else begin
        i_data <= i_data + 12'b1;
        q_data <= q_data + 12'b1;
    end
end


D_energy D_en(
    .l_clk(l_clk),
    .rst_n(rst_n),
    .i_da(i_data),
    .q_da(q_data),
    .d_out(data_out),   // 輸出求和平均
    .valid(dout_valid));  


initial l_clk = 1;
always #20 l_clk= !l_clk;  //15.625   
always #10 data_in = 16'b100; 
initial begin
    rst_n <= 0;
    #320;
    rst_n <= 1;

    //#50000000;
    #320;
    $stop;
end

endmodule

最終實(shí)驗(yàn)結(jié)果為

在測(cè)試驗(yàn)證的時(shí)候?yàn)榱朔奖悖裬值取為4其中的sum_s 每相鄰的四個(gè)值加和結(jié)果為下一個(gè)時(shí)鐘的sum值。文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-679896.html

到了這里，關(guān)于FPGA：計(jì)算滑動(dòng)求和----信號(hào)檢測(cè)計(jì)算信號(hào)功率的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！