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第一章 PCIE的發(fā)展歷史

這篇具有很好參考價(jià)值的文章主要介紹了第一章 PCIE的發(fā)展歷史。希望對大家有所幫助。如果存在錯誤或未考慮完全的地方,請大家不吝賜教,您也可以點(diǎn)擊"舉報(bào)違法"按鈕提交疑問。

目錄

第1節(jié) PCIE概述

第2節(jié) PCIE速率及計(jì)算


第1節(jié) PCIE概述

? ? ?PCI Express(PCIE)是用來互聯(lián)諸如計(jì)算和通信平臺應(yīng)用中外圍設(shè)備的第三代高性能I/O總線。第一代總線包括ISA、EISA、VESA和微通道(Macro Channel )總線,而第二代總線則包括了PCI、AGP 和PCI-X。PCIE是一種可以適用于移動設(shè)備、臺式電腦、工作站、服務(wù)器、嵌入式計(jì)算和通信平臺等所有周邊I/O總線互聯(lián)的總線。

pcie迭代,PCIE專家養(yǎng)成計(jì)劃,fpga開發(fā),驅(qū)動開發(fā),硬件工程,硬件架構(gòu),信息與通信

?圖1.1 PCIE硬件示意圖

第2節(jié) PCIE速率及計(jì)算

? ? 本小節(jié)主要回答以下兩個(gè)疑問:

  1. PCIE的帶寬怎么計(jì)算?
  2. 為什么PCIE1.0的傳輸速率是2.5GT/s,PCIE2.0是5GT/s,而PCIE3.0卻是8.0GT/s?

? ? ?從2003年到現(xiàn)在,PCIE已經(jīng)從1.0升級到了5.0,速率也從2.5G上升到了32G,如下圖所示

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?圖1.2 PCIE發(fā)展歷史

  1. PCIE的帶寬怎么計(jì)算?

? ? ? 將兩臺設(shè)備連在一起的一個(gè)PCIE互連稱為一條鏈路(Link),一條鏈路(Link)在單方向上可以有x1、x2、x4、x8 、x16、x32個(gè)信號對,每一組收發(fā)信號對稱作一個(gè)lane。

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?圖1.3PCIE Link連接

帶寬計(jì)算:x1為例

單方向上是2.5Gb,雙向就是2*2.5Gb = 5Gb。

由于是采用8b/10b編碼傳輸,所以有效帶寬為:

5Gb*0.8 = 4Gb

4Gb/8 = 0.5GB。即帶寬為0.5GBytes/sec.

單向即為0.5GB/2 = 0.25GB/s

  1. 為什么PCIE1.0的傳輸速率是2.5GT/s,PCIE2.0是5GT/s,而PCIE3.0卻是8.0GT/s?

? ? ?制定PCIe 3.0規(guī)范的目的是要在現(xiàn)有的廉價(jià)的FR4板材和接插件的基礎(chǔ)上提供比PCIe 2代高一倍的有效數(shù)據(jù)傳輸速率,同時(shí)保持和原有1代、2代設(shè)備的兼容。

PCIe 3.0要相對于2代把數(shù)據(jù)速率也提高一倍,理所當(dāng)然的是把數(shù)據(jù)傳輸速率提高到10Gbps。但是就是這個(gè)10Gbps帶來了很大的問題,因?yàn)镻C和Server上出于成本的考慮,普遍使用便宜的FR4的PCB板材以及廉價(jià)的接插件,如果不更換板材和接插件,很難保證10Gbps的信號還能在原來的信號路徑上可靠地傳輸很遠(yuǎn)的距離(典型距離是15~30cm)。因此PCI-SIG最終決定把PCIe 3.0的數(shù)據(jù)傳輸速率定在8Gbps。但是8Gbps相比2代的5Gbps并沒有高一倍,所以PCIe協(xié)會決定在3.0標(biāo)準(zhǔn)中把在1代和2代中使用的8b/10b編碼去掉。 在PCIe 1代和2代中為了保證數(shù)據(jù)的傳輸密度、直流平衡以及內(nèi)嵌時(shí)鐘的目的,會把8bit數(shù)據(jù)編碼成10bit數(shù)據(jù)傳輸。因此,5Gbps的實(shí)際有效數(shù)據(jù)傳輸速率是5Gbps×8b/10b=4Gbps。這樣,如果在PCIe 3.0中不使用8b/10b編碼,其有效數(shù)據(jù)傳輸速率就能比2代的4Gbps提高1倍。但是這樣問題又來了,數(shù)據(jù)如果不經(jīng)編碼傳輸很難保證數(shù)據(jù)的傳輸密度和直流平衡,接收端的時(shí)鐘恢復(fù)電路也很容易失鎖。為了解決這個(gè)問題,PCIe 3.0中采用了擾碼的方法,即數(shù)據(jù)傳輸前先和一個(gè)多項(xiàng)式進(jìn)行異或,這樣傳輸鏈路上的數(shù)據(jù)看起來就比較有隨機(jī)性,到了接收端再用相同的多項(xiàng)式把數(shù)據(jù)恢復(fù)出來。 通過上述方法,PCIe 3.0就可以用8Gbps的傳輸速率實(shí)現(xiàn)比2代的5Gbps高1倍的數(shù)據(jù)傳輸速率。實(shí)際應(yīng)用中PCIe 3.0的總線上也仍然有數(shù)據(jù)編碼,不過為了提高編碼效率,采用的是128b/130b的編碼由此損失的總線有效帶寬比8b/10b編碼小多了。文章來源地址http://www.zghlxwxcb.cn/news/detail-624030.html

到了這里,關(guān)于第一章 PCIE的發(fā)展歷史的文章就介紹完了。如果您還想了解更多內(nèi)容,請?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章,希望大家以后多多支持TOY模板網(wǎng)!

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