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一、實(shí)驗(yàn)?zāi)康?/p>
二、實(shí)驗(yàn)要求
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目錄 實(shí)驗(yàn)原理 源代碼 仿真代碼 管腳配置 實(shí)驗(yàn)板卡：xc7a100tlc sg324-2L，共20個(gè)開(kāi)關(guān) ? ? ? ? 頂層模塊 超前進(jìn)位模塊 全加器模塊 注：vivado版本為2018版，板卡為xc7a100tlcsg324-2L
實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)：武漢華亨科技公司的EDA/SOPC實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)由NIOSII—EP3C40核心板、EDA/SOPC系統(tǒng)板和HH-SEXT-1擴(kuò)充子板組成。? 芯片編號(hào)：EP3C40F780C8? 軟件：Quartus?II?64-Bit?13.1.0.162? 啟動(dòng)Quartus 13.1 創(chuàng)建子項(xiàng)目full_adder，芯片選擇EP3C40F780C8? ?新建Verilog HDL File，輸入一位全加器代碼并保
圖3 圖三中，由虛短知： V- = V+ = 0 ……a 由虛斷及基爾霍夫定律知，通過(guò)R2與R1的電流之和等于通過(guò)R3的電流，故 (V1 – V-)/R1 + (V2 – V-)/R2 = (V- –Vout)/R3 ……b 代入a式，b式變?yōu)閂1/R1 + V2/R2 = Vout/R3 如果取R1=R2=R3，則上式變?yōu)?Vout=V1+V2，這就是傳說(shuō)中的加法器了。 圖4 請(qǐng)看圖四。因?yàn)?/p>
加法器 由虛短知： V- = V+ = 0 ……a 由虛斷及基爾霍夫定律知，通過(guò)R2與R1的電流之和等于通過(guò)R3的電流，故 (V1 – V-)/R1 + (V2 – V-)/R2 = (Vout – V-)/R3 ……b 代入a式，b式變?yōu)?V1/R1 + V2/R2 = Vout/R3 如果取 R1=R2=R3 則上式變?yōu)?Vout=V1+V2 這就是傳說(shuō)中的加法器了。 因?yàn)樘摂?，運(yùn)放同向端沒(méi)
加法器是數(shù)字系統(tǒng)最基礎(chǔ)的計(jì)算單元，用來(lái)產(chǎn)生兩個(gè)數(shù)的和，加法器是以二進(jìn)制作運(yùn)算。負(fù)數(shù)可用二的補(bǔ)數(shù)來(lái)表示，減法器也是加法器，乘法器可以由加法器和移位器實(shí)現(xiàn)。加法器和乘法器由于會(huì)頻繁使用，因此加法器的速度也影響著整個(gè)系統(tǒng)的計(jì)算速度。對(duì)加法器的設(shè)計(jì)也
掌握快速加法器中先行進(jìn)位的原理，能利用相關(guān)知識(shí)設(shè)計(jì)4位先行進(jìn)位電路，并利用設(shè)計(jì)的4位先行進(jìn)位電路構(gòu)造4位快速加法器，能分析對(duì)應(yīng)電路的時(shí)間延遲。 1.軟件：Logisim軟件、JAVA環(huán)境 2.硬件：計(jì)算機(jī)Windows 10 利用已設(shè)計(jì)好的四位先行進(jìn)位電路構(gòu)造四位快速加法器，其引腳定
實(shí)驗(yàn)?zāi)康?幫助學(xué)生理解成組進(jìn)位產(chǎn)生函數(shù)，成組進(jìn)位傳遞函數(shù)的概念，熟悉 Logisim 平臺(tái)子電路的概念，能利用前述實(shí)驗(yàn)封裝好的4位先行進(jìn)位子電路以及4位快速加法器子電路構(gòu)建16位、32位、64位快速加法器，并能利用相關(guān)知識(shí)分析對(duì)應(yīng)電路的時(shí)間延遲，理解電路并行的概念。
測(cè)試在實(shí)現(xiàn)半加器和全加器的基礎(chǔ)上開(kāi)始實(shí)現(xiàn)多位數(shù)的加法器 可以按照一位全加器，然后循環(huán)實(shí)現(xiàn)多位加法器。 相加正確，功能正確。 可能看不太清，但是基本就是按照與、或、異或進(jìn)行連接，而且是串行實(shí)現(xiàn)的。 分析可知，工具使用兩個(gè)查找表（SUM[0]_INST_0,SUM[1]_INST_0）實(shí)
(1) 四選一多路器 (2)異步復(fù)位的串聯(lián)T觸發(fā)器 (3)奇偶校驗(yàn) (4)移位運(yùn)算與乘法 (5)位拆分與運(yùn)算 (6)使用子模塊實(shí)現(xiàn)三輸入數(shù)的大小比較 (7)4位數(shù)值比較器電路 (8)4bit超前進(jìn)位加法器電路 (9)優(yōu)先編碼器電路① (10)用優(yōu)先編碼器①實(shí)現(xiàn)鍵盤編碼電路 (11)8線-3線優(yōu)先編碼器 (12)使用8線-3線
逐級(jí)進(jìn)位加法器就是將上一位的輸出作為下一位的進(jìn)位輸入，依次這樣相加。下面以一個(gè)8位逐級(jí)進(jìn)位加法器給大家展示。 我增加了電路結(jié)構(gòu)，應(yīng)該很容易理解吧。 下面我也列舉了一位加法器，可以看下。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity adder1 is
