1 簡介
上電時序，也叫做Power-up Sequence，是指電源時序關系。下面就是一系列電源的上電的先后關系：
2 方案介紹
2.1 電容實現延時
采用不同的電容來控制上電延時時間的長短，具體的電路見下圖：
這種上電時序控制的方式，電路結構簡單，但是延時時間難以精確的控制。在FPGA的電源時序控制中，應用十分廣泛。
2.2 芯片控制延時
我們采用的LM3880芯片進行電源時序控制，這種控制的方式比較簡單。LM3880 簡單電源時序控制器提供了最簡單的方法來控 制多個獨立電壓軌的上電時序和下電時序。通過錯開啟 動序列，可以避免可能影響系統可靠性的鎖存情況或大 浪涌電流。
2.2.1 上電/下單控制
上電與下單的延時時間由EN管腳進行控制，默認是2ms，上電/下電的時序圖見下：
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上電序列
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下電時序
2.2.2 延時時間計算
如需對 VCC 電壓軌提供額外的延遲序列，在 EN 引腳上連接一個電容，見下圖：
在使用內部上拉電流源為外部電容 (CEN) 充電的情況下，可通過下面公式來計算使能引腳延遲：
第一個計時器將在上升閾值開始計數，但始終會在第一個輸出標志 釋放之前 EN 引腳取消置位時復位。
3 建議
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電源建議
VCC 引腳應盡可能靠近輸入電源 (2.7–5.5V)。不需要使用輸入電容，但建議在 VCC 引腳上存在噪聲時使用輸入電 容?？梢允褂?0.1μF 陶瓷電容器來旁路該噪聲。
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布局建議
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應在標志輸出引腳和正輸入電源（通常為 VCC）之間連接上拉電阻。也可以使用獨立的標志電源。這些電阻應 盡可能靠近簡單電源時序控制器和標志電源。建議使用最短的跡線進行連接。上拉電阻器的典型值是 100kΩ。文章來源：http://www.zghlxwxcb.cn/news/detail-523356.html
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對于非常嚴格的時序要求，應使用最短且長度相等的連線將標志輸出連接到所需的輸入。這將減少線路上標志 輸出之間的任何傳播延遲和時序誤差。文章來源地址http://www.zghlxwxcb.cn/news/detail-523356.html
到了這里，關于數字電路硬件設計系列（十七）之上電時序控制電路的文章就介紹完了。如果您還想了解更多內容，請在右上角搜索TOY模板網以前的文章或繼續(xù)瀏覽下面的相關文章，希望大家以后多多支持TOY模板網！
