1、前言

之前寫過一篇FPGA純verilog實現(xiàn)任意分辨率視頻輸出顯示，高度貼近真實項目，提供工程源碼和技術(shù)支持的文章，講述了基于AXI協(xié)議的FDMA實現(xiàn)任意分辨率視頻輸出顯示，但對于習(xí)慣使用zynq或者Microblaze的兄弟來說，更喜歡用VDMA，本設(shè)計就是基于VDMA實現(xiàn)任意分辨率視頻輸出顯示，高度貼近真實項目，適用于醫(yī)療、軍工等圖像相關(guān)項目。

2、任意分辨率視頻輸出理論基礎(chǔ)

關(guān)于理論部分，請參考我之前寫的文章：點擊查看：任意分辨率視頻輸出

3、VDMA實現(xiàn)數(shù)據(jù)緩存

VDMA是Xilinx發(fā)布的基于AXIS數(shù)據(jù)流的圖像緩存方案，該IP使用穩(wěn)定、方便，僅需簡單界面配置加SDK配置即可使用，關(guān)于VDMA的講解，Xilinx有官方文檔，網(wǎng)上也有各種文檔，感興趣的可以去詳細讀讀，但恕我直言，說多了都是扯淡，讀了半天不知道怎么用有意義嗎？先用起來再說，在使用過程中去慢慢理解才是最有效的學(xué)習(xí)方式，就算最后還是不懂也沒關(guān)系，能用就行，VDMA本身就是一個黑箱IP，你本來就看不到源碼，怎么可能真正理解，Xilinx根本就沒想讓你真正理解；
VDMA界面配置如下：


VDMA配置界面幾乎不需要更改，保持官方默認配置已經(jīng)夠了，只是buffer深度需要關(guān)注一下，比如1080P視頻可以適當(dāng)將buffer深度增大到1024或者2048；還有就是選擇緩存幀數(shù)，如果嫌延遲太高了可以選擇緩存2幀；
拿我的工程去就能直接把VDMA用起來，該IP簡單來說就是實現(xiàn)視頻到DDR的三幀緩存，使得讀寫錯開，輸出完美視頻，僅此而已；

4、工程1：Kintex7使用VDMA

開發(fā)板：Xilinx Kintex7開發(fā)板；
開發(fā)環(huán)境：Vivado2019.1；
輸入：Ov5640攝像頭，分辨率由SDK配置；
輸出：HDMI，分辨率1920x1080；
Kintex7使用VDMA需要引入Microblaze軟核，圖像緩存進DDR3；
工程BD如下：

導(dǎo)出硬件后的代碼架構(gòu)如下：

SDK主函數(shù)如下：

int main(){
	XGpioCfg = XGpio_LookupConfig(AXI_GPIO_DEVICE_ID);
	XGpio_CfgInitialize(&led_gpio, XGpioCfg, XGpioCfg->BaseAddress);
	XGpio_SetDataDirection(&led_gpio, 1, 0);	//output
	XGpio_DiscreteWrite(&led_gpio, 1, 0);
	oak_i2c_init(OV5640_IIC_BASEADDR, 1000000, 0x78>>1, IIC_REG_LEN16, IIC_DATA_LEN8);
	OV5640_Init(OV5640_IIC_BASEADDR,1280,720);
	helai_vdma();
	while(1){
		usleep(500000);
		XGpio_DiscreteWrite(&led_gpio, 1, 1);
		usleep(500000);
		XGpio_DiscreteWrite(&led_gpio, 1, 0);
	}
}

5、工程2：Zynq7100使用VDMA

開發(fā)板：Xilinx Zynq7100開發(fā)板；
開發(fā)環(huán)境：Vivado2019.1；
輸入：Ov5640攝像頭，分辨率由SDK配置；
輸出：HDMI，分辨率1920x1080；
VDMA運行與PL端，圖像緩存進PS端DDR3，PL端系統(tǒng)時鐘由PS提供；
工程BD如下：

導(dǎo)出硬件后的代碼架構(gòu)如下：

SDK主函數(shù)如下：

void main()
{
	// Initialize OV5640 regesiter
	I2C_config_init();
	//璁劇疆鍐呭瓨涓殑鑳屾櫙
	for(i=0;i<SUM;i++){
		Xil_Out16((VIDEO_BASEADDR0 + i), 0x00);
		Xil_Out16((VIDEO_BASEADDR1 + i), 0x00);
		Xil_Out16((VIDEO_BASEADDR2 + i), 0x00);
	}
	//VDMA_WRITE
	Xil_Out32((VDMA_BASEADDR + 0x030), 0x108B);// enable circular mode
	Xil_Out32((VDMA_BASEADDR + 0x0AC), VIDEO_BASEADDR0);	// start address
	Xil_Out32((VDMA_BASEADDR + 0x0B0), VIDEO_BASEADDR1);	// start address
	Xil_Out32((VDMA_BASEADDR + 0x0B4), VIDEO_BASEADDR2);	// start address
	Xil_Out32((VDMA_BASEADDR + 0x0A8), (H_STRIDE*3));		// h offset (H_STRIDE* 3) bytes
	Xil_Out32((VDMA_BASEADDR + 0x0A4), (H_ACTIVE*3));		// h size (H_ACTIVE * 3) bytes
	Xil_Out32((VDMA_BASEADDR + 0x0A0), V_ACTIVE);			// v size (V_ACTIVE)
	//VDMA_READ
	Xil_Out32((VDMA_BASEADDR + 0x000), 0x8B); 		// enable circular mode
	Xil_Out32((VDMA_BASEADDR + 0x05c), VIDEO_BASEADDR0); 	// start address
	Xil_Out32((VDMA_BASEADDR + 0x060), VIDEO_BASEADDR1); 	// start address
	Xil_Out32((VDMA_BASEADDR + 0x064), VIDEO_BASEADDR2); 	// start address
	Xil_Out32((VDMA_BASEADDR + 0x058), (H_STRIDE*3)); 		// h offset (H_STRIDE * 3) bytes
	Xil_Out32((VDMA_BASEADDR + 0x054), (H_ACTIVE*3)); 		// h size (H_ACTIVE * 3) bytes
	Xil_Out32((VDMA_BASEADDR + 0x050), V_ACTIVE); 			// v size (V_ACTIVE)
	while (1) ;
}

6、上板調(diào)試驗證并演示

以工程1為例，動態(tài)ov5640分辨率500x500演示如下：

7、福利：工程代碼的獲取

福利：工程代碼的獲取
代碼太大，無法郵箱發(fā)送，以某度網(wǎng)盤鏈接方式發(fā)送，
資料獲取方式：私，或者文章末尾的V名片。
網(wǎng)盤資料如下：
文章來源地址http://www.zghlxwxcb.cn/news/detail-521053.html

到了這里，關(guān)于FPGA基于VDMA實現(xiàn)任意分辨率視頻輸出顯示，高度貼近真實項目，提供工程源碼和技術(shù)支持的文章就介紹完了。如果您還想了解更多內(nèi)容，請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！