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FPGA實現(xiàn)問題：[DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk

2年前作者：Yunny_9分類：Toy博客閱讀(198)違法舉報

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問題

在Vivado中進行FPGA的綜合無誤后，實現(xiàn)時出現(xiàn)報錯如下：

[DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 500.000 MHz (CLKIN1_PERIOD, net clk_in1_clock) for the VCO operating frequency of the MMCME2_ADV site MMCME2_ADV_X0Y1 (cell inst_clock/inst/mmcm_adv_inst) falls outside the operating range of the MMCM VCO frequency for this device (600.000 - 1200.000 MHz). The computed value is (CLKFBOUT_MULT_F * 1000 / (CLKINx_PERIOD * DIVCLK_DIVIDE)). Please run update_timing to update the MMCM settings. If that does not work, adjust either the input period CLKINx_PERIOD (20.000000), multiplication factor CLKFBOUT_MULT_F (10.000000) or the division factor DIVCLK_DIVIDE (1), in order to achieve a VCO frequency within the rated operating range for this device.

其大意為約束文件中設(shè)定的時鐘周期超過了IP核中的設(shè)備周期

解決方法

經(jīng)文章來源地址http://www.zghlxwxcb.cn/news/detail-506735.html

到了這里，關(guān)于FPGA實現(xiàn)問題：[DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk的文章就介紹完了。如果您還想了解更多內(nèi)容，請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！

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