国产 无码 综合区,色欲AV无码国产永久播放,无码天堂亚洲国产AV,国产日韩欧美女同一区二区

用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

這篇具有很好參考價(jià)值的文章主要介紹了用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器。希望對大家有所幫助。如果存在錯(cuò)誤或未考慮完全的地方,請大家不吝賜教,您也可以點(diǎn)擊"舉報(bào)違法"按鈕提交疑問。

1、4位異步二進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì):

?(1)用2片74LS73實(shí)現(xiàn)該電路,由CP端輸入單脈沖,設(shè)計(jì)并畫出4位異步二進(jìn)制加法計(jì)數(shù)器電路圖。

?(2)由CP端輸入單脈沖,測試并記錄Q1~Q4端狀態(tài)及波形。

四位二進(jìn)制加法計(jì)數(shù)器狀態(tài)遷移表如下:

Q4n用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q3n用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q2n用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q1n用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q4n+1用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q3n+1用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q2n+1用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q1n+1用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

0

0

0

0

0

0

0

1

0

0

0

1

0

0

1

0

0

0

1

0

0

0

1

1

0

0

1

1

0

1

0

0

0

1

0

0

0

1

0

1

0

1

0

1

0

1

1

0

0

1

1

0

0

1

1

1

0

1

1

1

1

0

0

0

1

0

0

0

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

0

1

1

1

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

1

1

0

1

1

1

1

0

1

1

1

0

1

1

1

1

1

1

1

1

0

0

0

0

根據(jù)該表可設(shè)計(jì)電路:(以下是本人的設(shè)計(jì)圖,可以參考)

用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

將Q1~Q4接入四通道示波器,可以得到以下結(jié)果:

用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

如果該結(jié)果與理論結(jié)果相同,可認(rèn)為設(shè)計(jì)成功。

2、異步二-十進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì):

(1)設(shè)計(jì)并畫出4位異步8421BCD加法計(jì)數(shù)器的電路圖。

(2)用2片74LS73實(shí)現(xiàn)該電路,由CP端輸入單脈沖,測試并記錄Q1~Q4端狀態(tài)及波形。

四位8421BCD碼加法計(jì)數(shù)器狀態(tài)遷移表如下:

Q4n用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q3n用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q2n用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q1n用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q4n+1用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q3n+1用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q2n+1用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

Q1n+1用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

0

0

0

0

0

0

0

1

0

0

0

1

0

0

1

0

0

0

1

0

0

0

1

1

0

0

1

1

0

1

0

0

0

1

0

0

0

1

0

1

0

1

0

1

0

1

1

0

0

1

1

0

0

1

1

1

0

1

1

1

1

0

0

0

1

0

0

0

1

0

0

1

1

0

0

1

0

0

0

0

1

0

1

0

X

X

X

X

1

0

1

1

X

X

X

X

1

1

0

0

X

X

X

X

1

1

0

1

X

X

X

X

1

1

1

0

X

X

X

X

1

1

1

1

X

X

X

X

參考電路圖如下:

用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

將Q1~Q4接入四通道示波器有以下結(jié)果:

用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器

以上是本人個(gè)人實(shí)驗(yàn)結(jié)果,如有錯(cuò)誤歡迎指正文章來源地址http://www.zghlxwxcb.cn/news/detail-499105.html

到了這里,關(guān)于用74LS73設(shè)計(jì)四位二進(jìn)制加法計(jì)數(shù)器和8421BCD加法計(jì)數(shù)器的文章就介紹完了。如果您還想了解更多內(nèi)容,請?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章,希望大家以后多多支持TOY模板網(wǎng)!

本文來自互聯(lián)網(wǎng)用戶投稿,該文觀點(diǎn)僅代表作者本人,不代表本站立場。本站僅提供信息存儲空間服務(wù),不擁有所有權(quán),不承擔(dān)相關(guān)法律責(zé)任。如若轉(zhuǎn)載,請注明出處: 如若內(nèi)容造成侵權(quán)/違法違規(guī)/事實(shí)不符,請點(diǎn)擊違法舉報(bào)進(jìn)行投訴反饋,一經(jīng)查實(shí),立即刪除!

領(lǐng)支付寶紅包贊助服務(wù)器費(fèi)用

相關(guān)文章

  • 【verilog】6位二進(jìn)制數(shù)加法器

    【verilog】6位二進(jìn)制數(shù)加法器

    1:掌握無符號二進(jìn)制數(shù)加法器的設(shè)計(jì)方法。 2:掌握使用Modelsim對verilog程序進(jìn)行仿真和驗(yàn)證的方法。 二進(jìn)制加法器由全加器構(gòu)成,全加器功能和電路圖如下圖所示。 全加器對兩個(gè)1位二進(jìn)制數(shù)和1位來自低位的進(jìn)位做加法運(yùn)算,產(chǎn)生1位和和1位向更高位的進(jìn)位。圖中(a)是全加

    2024年02月06日
    瀏覽(29)
  • 【FPGA】Verilog:計(jì)數(shù)器 | 異步計(jì)數(shù)器 | 同步計(jì)數(shù)器 | 2位二進(jìn)制計(jì)數(shù)器的實(shí)現(xiàn) | 4位十進(jìn)制計(jì)數(shù)器的實(shí)現(xiàn)

    【FPGA】Verilog:計(jì)數(shù)器 | 異步計(jì)數(shù)器 | 同步計(jì)數(shù)器 | 2位二進(jìn)制計(jì)數(shù)器的實(shí)現(xiàn) | 4位十進(jìn)制計(jì)數(shù)器的實(shí)現(xiàn)

    目錄 Ⅰ. 實(shí)踐說明 0x00 計(jì)數(shù)器(Counter) 0x01 異步計(jì)數(shù)器(Asynchronous Counter)

    2024年02月05日
    瀏覽(33)
  • FPGA設(shè)計(jì)開發(fā)(基礎(chǔ)課題):74LS160計(jì)數(shù)器芯片設(shè)計(jì)

    FPGA設(shè)計(jì)開發(fā)(基礎(chǔ)課題):74LS160計(jì)數(shù)器芯片設(shè)計(jì)

    一、設(shè)計(jì)目的 1、學(xué)會(huì)用HDL語言設(shè)計(jì)時(shí)序電路; 2、用HDL語言設(shè)計(jì)74LS160計(jì)數(shù)器芯片的數(shù)字功能。 二、設(shè)計(jì)原理 計(jì)數(shù)器是最常用的寄存器邏輯電路,從微處理器的地址發(fā)生器到頻率計(jì)都需要用到計(jì)數(shù)器。一般計(jì)數(shù)器可以分為兩類:加法計(jì)數(shù)器和減法計(jì)數(shù)器。加法計(jì)數(shù)器每來一個(gè)

    2024年02月08日
    瀏覽(23)
  • [FPGA]用Verilog寫一個(gè)簡單三位二進(jìn)制加法器和減法器

    [FPGA]用Verilog寫一個(gè)簡單三位二進(jìn)制加法器和減法器

    加法器和減法器是數(shù)字電路中的基本組件,它們可以對二進(jìn)制數(shù)進(jìn)行算術(shù)運(yùn)算。加法器可以將兩個(gè)或多個(gè)二進(jìn)制數(shù)相加,得到一個(gè)和和一個(gè)進(jìn)位。減法器可以將兩個(gè)二進(jìn)制數(shù)相減,得到一個(gè)差和一個(gè)借位。加法器和減法器可以用來實(shí)現(xiàn)更高級的運(yùn)算,例如乘法、除法、移位等

    2024年02月04日
    瀏覽(18)
  • 任意進(jìn)制加法計(jì)數(shù)器電路設(shè)計(jì)

    任意進(jìn)制加法計(jì)數(shù)器電路設(shè)計(jì)

    目錄 一、題目 二、時(shí)鐘發(fā)生電路 1、施密特觸發(fā)電路 2、單穩(wěn)態(tài)電路 3、多諧振蕩電路 三、 N進(jìn)制計(jì)數(shù)器 1、M的情形 2、MN的情形 2、1? 193實(shí)現(xiàn) 2、2?192實(shí)現(xiàn) 四、設(shè)計(jì)的小bug 1、兩個(gè)bug 2、bug的原因及解決 五、仿真源文件的獲取 圖一 題目要求 ????????如題,我們要設(shè)計(jì)三部

    2024年02月09日
    瀏覽(22)
  • fpga開發(fā):二進(jìn)制轉(zhuǎn)BCD碼的電路設(shè)計(jì)

    fpga開發(fā):二進(jìn)制轉(zhuǎn)BCD碼的電路設(shè)計(jì)

    魚弦:CSDN內(nèi)容合伙人、CSDN新星導(dǎo)師、全棧領(lǐng)域創(chuàng)作新星創(chuàng)作者 、51CTO(Top紅人+專家博主) 、github開源愛好者(go-zero源碼二次開發(fā)、游戲后端架構(gòu) https://github.com/Peakchen) 題目:二進(jìn)制轉(zhuǎn)BCD碼的電路設(shè)計(jì) 一、設(shè)計(jì)要求 利用上海安路科技的EG4X20BG256板卡上面的資源(4個(gè)按鍵、4個(gè)

    2024年02月03日
    瀏覽(33)
  • 【0到1的設(shè)計(jì)之路】從C語言到二進(jìn)制程序

    【0到1的設(shè)計(jì)之路】從C語言到二進(jìn)制程序

    C程序如何從源代碼生成指令序列(二進(jìn)制可執(zhí)行文件) 預(yù)處理 - 編譯 - 匯編 - 鏈接 - 執(zhí)行 方法: 閱讀工具的日志(查看是否支持verbose, log等選項(xiàng)) 通過man gcc并搜索-I選項(xiàng)可得知頭文件搜索的順序 好的編程習(xí)慣 - 總是用括號包圍參數(shù) 好的編程習(xí)慣 - 一個(gè)參數(shù)盡量不要展開多次 上述

    2024年01月23日
    瀏覽(71)
  • 2021-06-02 Multisim 14.0 74LS160異步21進(jìn)制74LS161組成61進(jìn)制160與161的區(qū)別154顯示193加減

    2021-06-02 Multisim 14.0 74LS160異步21進(jìn)制74LS161組成61進(jìn)制160與161的區(qū)別154顯示193加減

    74ls160是十進(jìn)制計(jì)數(shù)器,也就是說它只能記十個(gè)數(shù)從0000-1001(0-9)到9之后再來時(shí)鐘就回到0,首先是clk,這是時(shí)鐘。之后是rco,這是輸出,MR是復(fù)位低電頻有效(圖上接線前面花圈的都是低電平有效)load是置數(shù)信號,當(dāng)他為低電平時(shí),在始終作用下讀入D0到D3。為了使161正常工作

    2024年02月13日
    瀏覽(18)
  • 【十進(jìn)制 轉(zhuǎn) 二進(jìn)制】【二進(jìn)制 轉(zhuǎn) 十進(jìn)制】10進(jìn)制 VS 2進(jìn)制【清華大學(xué)考研機(jī)試題】

    【十進(jìn)制 轉(zhuǎn) 二進(jìn)制】【二進(jìn)制 轉(zhuǎn) 十進(jìn)制】10進(jìn)制 VS 2進(jìn)制【清華大學(xué)考研機(jī)試題】

    原題鏈接 本題我們先需要知道 十進(jìn)制 如何轉(zhuǎn) 二進(jìn)制 二進(jìn)制 如何轉(zhuǎn) 十進(jìn)制 十進(jìn)制 如何轉(zhuǎn) 二進(jìn)制: 十進(jìn)制轉(zhuǎn)成二進(jìn)制 例如 173 轉(zhuǎn)成 二進(jìn)制 就把173 短除法 除到0 然后 得到的余數(shù), 從下往上寫 二進(jìn)制 轉(zhuǎn)成 十進(jìn)制 利用如圖方法,把二進(jìn)制 轉(zhuǎn)成 十進(jìn)制 本題是高精度,如何

    2023年04月26日
    瀏覽(31)
  • 將數(shù)據(jù)轉(zhuǎn)二進(jìn)制流文件,用PostMan發(fā)送二進(jìn)制流請求

    將數(shù)據(jù)轉(zhuǎn)二進(jìn)制流文件,用PostMan發(fā)送二進(jìn)制流請求

    一、將byte數(shù)組轉(zhuǎn)二進(jìn)制流文件,并保存到本地 byte [] oneshotBytes=new byte[]{78,-29,51,-125,86,-105,56,82,-94,-115,-22,-105,0,-45,-48,-114,27,13,38,45,-24,-15,-13,46,88,-90,-66,-29,52,-23,40,-2,116,2,-115,17,36,15,-84,88,-72,22,-86,41,-90,-19,-58,19,99,-4,-63,29,51,-69,117,-120,121,3,-103,-75,44,64,-58,-34,73,-22,110,-90,92,-35,-18,-128,16,-

    2024年02月15日
    瀏覽(30)

覺得文章有用就打賞一下文章作者

支付寶掃一掃打賞

博客贊助

微信掃一掃打賞

請作者喝杯咖啡吧~博客贊助

支付寶掃一掃領(lǐng)取紅包,優(yōu)惠每天領(lǐng)

二維碼1

領(lǐng)取紅包

二維碼2

領(lǐng)紅包