二．實驗原理
??總線的基本概念：
總線是多個系統(tǒng)部件之間進行數(shù)據(jù)傳輸?shù)墓餐罚菢?gòu)成計算機系統(tǒng)的骨架。借助總線連接，計算機在系統(tǒng)各部件之間實現(xiàn)傳送地址、數(shù)據(jù)和控制信息的操作。所謂總線就是指能為多個功能部件服務(wù)的一組公用信息線。
??

??實驗所用總線實驗傳輸框圖如圖5-1所示。它將幾種不同的設(shè)備掛在總線上，有存儲器、輸入設(shè)備、輸出設(shè)備、寄存器。這些設(shè)備在傳統(tǒng)的系統(tǒng)中需要有三態(tài)輸出控制，然而在FPGA的內(nèi)部沒有三態(tài)輸出控制結(jié)構(gòu)，因此必須采用總線輸出多路開關(guān)結(jié)構(gòu)加以控制。按照傳輸要求恰當(dāng)有序地控制它們，就可以實現(xiàn)總線信息傳輸。
三．實驗內(nèi)容
1．實驗任務(wù)
根據(jù)掛在總線上的幾個基本部件，設(shè)計一個簡單的流程。
??（1）輸入設(shè)備將數(shù)據(jù)打入寄存器R0。
??（2）輸入設(shè)備將另一個數(shù)據(jù)打入地址寄存器AR。
??（3）將寄存器R0中的數(shù)據(jù)寫到當(dāng)前地址的存儲器中。
??（4）將當(dāng)前地址的存儲器中的數(shù)用數(shù)碼管顯示。圖5-4是總線控制的波形圖。
2．實驗步驟
??（1）實驗電路如圖5-2所示。寫使能WE=1允許寫，WE=0禁止寫，允許讀；inclock為數(shù)據(jù)DATA鎖存時鐘。具體操作可參考圖5-3。
??（2）文件是BUS-4.bdf，下載BUS-4.sof到實驗臺的FPGA中；
??（3）實驗內(nèi)容1
根據(jù)圖5-2完成實驗操作：選擇實驗?zāi)Ｊ健?”；再按一次右側(cè)的復(fù)位鍵(用一接線將實驗板上鍵9的輸入端插針與適配板上FPGA的第P196針相連，以便能用鍵9控制OUT鎖存器的時鐘；)：初始狀態(tài)；1、鍵4、鍵3控制設(shè)備選擇端：sel[1…0]=00（鍵4、鍵3=00）；2、此時由鍵2、鍵1輸入的數(shù)據(jù)(26H，顯示于數(shù)碼管2、1)直接進入BUS（數(shù)碼管8、7顯示），鍵5、6、7為低電平；3、鍵8=1（允許RAM寫入）完成圖5-2所示的操作：4、鍵5發(fā)正脈沖（0-1-0），將數(shù)據(jù)打入寄存器R0；5、鍵2、鍵1再輸入數(shù)據(jù)(如37H)；6、鍵6發(fā)正脈沖（0-1-0），將數(shù)據(jù)打入地址寄存器AR；7、鍵2、1再輸入數(shù)據(jù)(如48H)；8、鍵7發(fā)正脈沖（0-1-0），將數(shù)據(jù)寫入RAM（此時必須鍵8輸出‘1’，注意此時進入RAM的數(shù)據(jù)48H是放在地址37H單元的）；9、鍵2、鍵1再輸入數(shù)據(jù)(如59H)；10、鍵9發(fā)正脈沖（0-1-0），將數(shù)據(jù)寫入寄存器OUT（數(shù)碼管6、5將顯示此數(shù)）；11、鍵4、鍵3分別選擇sel[1…0]=00、01、10、11，從數(shù)碼管8、7上觀察被寫入的各寄存器中的數(shù)據(jù)。
??（4）實驗內(nèi)容2
先將數(shù)據(jù)28H寫入RAM的地址（4AH），再將數(shù)據(jù)1BH送進R0，最后將剛才寫入RAM中地址（4AH）的數(shù)據(jù)讀出送到OUT口。依據(jù)總線電路圖5-3，操作如下：
??1、用一接線將實驗板上鍵9的輸入端插針與適配板上FPGA的第P196針相連，以便能用鍵9控制OUT鎖存器的時鐘；鍵3、4、5、6、7、8都為低電平，使鍵4、鍵3=00，即總線多路選擇器sel[1…0]=00，選擇由鍵2、鍵1輸入的數(shù)據(jù)4AH（地址），直接進入BUS；
??2、按鍵6兩次（0-1-0），產(chǎn)生一個正脈沖，將地址數(shù)據(jù)4AH（地址）鎖入地址寄存器AR，如圖5-3所示，此數(shù)據(jù)直接進入RAM的address端；
??3、按鍵2、鍵1，輸入數(shù)據(jù)28H（數(shù)據(jù)），此時直接進入總線BUS，并進入RAM的data數(shù)據(jù)端；按鍵8=1（RAM寫允許）；按鍵7兩次，將數(shù)28H寫入RAM（地址為4AH），最后按鍵8=0，寫禁止，讀允許。
??4、由鍵2、鍵1輸入的數(shù)據(jù)1BH，按鍵5兩次（0-1-0），產(chǎn)生一個正脈沖，即此數(shù)寫入R0寄存器。
??5、讀RAM送到OUT：由鍵2、鍵1輸入的數(shù)據(jù)4AH，按鍵5兩次，使4AH進入AR；
??6、按鍵7兩次，RAM中4AH單元中的數(shù)據(jù)28H輸出，再使鍵4、鍵3=10，即總線多路選擇器sel[1…0]=10，此時RAM數(shù)據(jù)口的28H進入總線BUS（可從數(shù)碼管8、7上看到）；
??7、按鍵9一次（此鍵是單脈沖），RAM口的28H即被鎖如輸出口OUT寄存器，由數(shù)碼管6、5顯示。
??

??

??8、鍵盤/顯示定義詳細說明：
??（1）鍵2、鍵1輸入D[7…0]，輸入的數(shù)據(jù)同時顯示在數(shù)碼2和數(shù)碼3上。
??（2）鍵9、鍵3輸入控制設(shè)備選擇端sel[1…0]，如圖5-2所示，鍵4、鍵3控制總線多路選擇器，選擇不同設(shè)備的數(shù)據(jù)進入總線：sel[1…0]= 00：輸入設(shè)備INPUT數(shù)據(jù)進入總線BUS；= 01：寄存器R0中的數(shù)據(jù)進入總線BUS；= 11：地址寄存器AR的數(shù)據(jù)進入總線BUS；= 10：存儲器RAM的數(shù)據(jù)進入總線BUS；
??（4）總線BUS上的輸出數(shù)據(jù)顯示在數(shù)碼8和數(shù)碼7上；
??（5）鍵5控制寄存器R0的輸入選通鎖存端；
??（6）鍵6控制地址寄存器AR輸入選通鎖存端；
??（7）鍵7控制LPM_RAM數(shù)據(jù)DATA輸入鎖存端；
??（8）鍵8控制LPM_RAM寫入允許WE端，=1有效；
??（9）鍵9控制輸出設(shè)備OUTPUT的輸入選通端，輸出數(shù)據(jù)顯示在數(shù)碼6和數(shù)碼5上，要求首先用一接線將實驗板上鍵9的輸入端插針與適配板上FPGA的第P196針相連。
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圖5-4總線控制的時序仿真波形圖

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四．實驗報告要求
??（1）實驗原理。
??（2）在思考題中選作2~3題，給出實現(xiàn)方案和具體的操作步驟。
??（3）繪制相應(yīng)的時序波形圖。
??（4）實驗結(jié)果分析、討論。
五．實驗結(jié)果
??本次實驗中我驗證了實驗內(nèi)容1，具體操作步驟如下：
??（1）選擇實驗?zāi)Ｊ健?”并置鍵8為高電平（允許RAM寫入）；
??（2）利用鍵4、鍵3控制設(shè)備選擇端并置鍵4、鍵3 為低電平；
??（3）由鍵2、鍵1輸入數(shù)據(jù)26H（顯示于數(shù)碼管2、1)，該數(shù)據(jù)直接進入總線（由數(shù)碼管8、7顯示）；
??（4）鍵5發(fā)送一次正向脈沖，將數(shù)據(jù)打入寄存器R0；
??（5）鍵2、鍵1輸入數(shù)據(jù)37H，鍵6發(fā)送一次正向脈沖，將數(shù)據(jù)打入地址寄存器AR；
??（6）鍵2、鍵1再輸入數(shù)據(jù)48H，鍵7發(fā)送一次正向脈沖，將數(shù)據(jù)寫入RAM（此時必須鍵8輸出高電平）。由數(shù)據(jù)鎖入規(guī)則可以知道此時進入RAM的數(shù)據(jù)48H存儲在地址為37H的存儲單元中。
用實驗箱驗證實驗結(jié)果圖如下：
??

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六．思考題
??1. 如何向RAM中輸入多個數(shù)據(jù)，并在輸出設(shè)備OUTPUT上顯示這些數(shù)據(jù)？（將3個數(shù)據(jù)寫入RAM的不同地址中，再將它們分別讀出，在OUT上顯示）
答：利用鍵一，鍵二，鍵三分別把數(shù)據(jù)輸入，然后再用控制信號產(chǎn)生不同的脈沖將數(shù)據(jù)存入RAM中，然后再用相同的脈沖將數(shù)據(jù)讀處來。
??2.傳輸過程中是否會在總線上發(fā)生數(shù)據(jù)沖突？若發(fā)生沖突應(yīng)怎樣避免？
答：若指令設(shè)計不當(dāng)，可能會出現(xiàn)總線競爭或沖突的風(fēng)險。可以通過總線仲裁的方式來避免沖突。

七．實驗心得體會
??通過本次實驗，我將計組課本學(xué)過的總線相關(guān)理論知識和實驗得到的實踐結(jié)果相結(jié)合，深入理解了總線的概念及數(shù)據(jù)傳輸特性，掌握了總線傳輸控制的特點及傳輸數(shù)據(jù)的步驟，也鍛煉了自己的實驗箱實際操作能力。文章來源地址http://www.zghlxwxcb.cn/news/detail-488453.html

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