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基于 VPX 總線的工件臺(tái)運(yùn)動(dòng)控制系統(tǒng)研究與開發(fā)-DSP+FPGA硬件架構(gòu)(一)

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作為光刻機(jī)核心單元之一,超精密工件臺(tái)主要負(fù)責(zé)實(shí)現(xiàn)快速掃描、上下片、精密定位、調(diào)平調(diào)焦等功能。目前,較為成熟的方案大多采用 VME 并行總線架構(gòu)來建立超精密工件臺(tái)控制系統(tǒng),由于隨著系統(tǒng)性能要求的提升,VME 總線以及相應(yīng)的處理器已無法滿足需求,所以必須設(shè)計(jì)一種新型工件臺(tái)控制系統(tǒng)。
2.1 系統(tǒng)設(shè)計(jì)需求分析
2.1.1 工件臺(tái)系統(tǒng)總體介紹
如圖 2-1 所示,步進(jìn)掃描投影型光刻機(jī)的工件臺(tái)主要由測(cè)量硅片臺(tái)、曝光硅片臺(tái)和掩模臺(tái)三大部分構(gòu)成,硅片臺(tái)和掩模臺(tái)之間為透視系統(tǒng)。在曝光過程中,控制系統(tǒng)需要對(duì)硅片臺(tái)、掩模臺(tái)通過激光干涉儀進(jìn)行高精密位置測(cè)量,并對(duì)多個(gè)自由度進(jìn)行控制與調(diào)節(jié),實(shí)現(xiàn)工件臺(tái)精確定位運(yùn)動(dòng)。
基于 VPX 總線的工件臺(tái)運(yùn)動(dòng)控制系統(tǒng)研究與開發(fā)-DSP+FPGA硬件架構(gòu)(一)
????????圖 2-2 、圖 2-3 分別為實(shí)驗(yàn)室α樣機(jī)硅片臺(tái)、掩模臺(tái)的總體結(jié)構(gòu),均采用粗精疊層結(jié)構(gòu),由粗動(dòng)臺(tái)、微動(dòng)臺(tái)、線纜臺(tái)以及平衡塊組成。硅片臺(tái)粗動(dòng)臺(tái)沿 X Y 方向以及繞 Z 方向運(yùn)動(dòng)的驅(qū)動(dòng)力由 4 個(gè)相同線圈陣列供給,每個(gè)線圈陣列均由三個(gè)線圈單元組成;微動(dòng)臺(tái)驅(qū)動(dòng)系統(tǒng)包括 2 個(gè) X 向的動(dòng)鐵式音圈電機(jī)、2 個(gè) Y 向的動(dòng)鐵式音圈電機(jī)以及 4 個(gè) Z 向的動(dòng)鐵式音圈電機(jī);平衡塊四角上均安裝了防漂移電機(jī),據(jù)統(tǒng)計(jì),測(cè)量硅片臺(tái)和曝光硅片臺(tái)系統(tǒng)所需驅(qū)動(dòng)軸數(shù)共達(dá) 32 個(gè)。
同樣,掩模臺(tái)系統(tǒng)中微動(dòng)臺(tái)也由 2 個(gè) X 向音圈電機(jī)、 2 個(gè) Y 向音圈電機(jī)和 4 個(gè) Z 向音圈電機(jī)驅(qū)動(dòng);粗動(dòng)臺(tái)驅(qū)動(dòng)系統(tǒng)包含 2 個(gè) Y 向的直線電機(jī);掩模臺(tái)平衡塊 有 2 個(gè)防漂移電機(jī)。因此,掩模臺(tái)系統(tǒng)共需驅(qū)動(dòng)的軸數(shù)為 12 個(gè)。經(jīng)過最終統(tǒng)計(jì), 工件臺(tái)系統(tǒng)需驅(qū)動(dòng)的軸數(shù)總共為 44 個(gè),具體統(tǒng)計(jì)如表 2-1 、表 2-2 所示。
基于 VPX 總線的工件臺(tái)運(yùn)動(dòng)控制系統(tǒng)研究與開發(fā)-DSP+FPGA硬件架構(gòu)(一)

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????????硅片臺(tái)、掩模臺(tái)的測(cè)量系統(tǒng)包括微動(dòng)臺(tái)絕對(duì)位置反饋測(cè)量、微動(dòng)臺(tái)與粗動(dòng)臺(tái)相對(duì)位置局部閉環(huán)測(cè)量、粗動(dòng)臺(tái)與線纜臺(tái)相對(duì)位置測(cè)量、線纜臺(tái)與平衡塊相對(duì)位置測(cè)量、平衡塊位置測(cè)量和相關(guān)的電氣限位信號(hào)測(cè)量。在硅片臺(tái)的測(cè)量系統(tǒng)中,微動(dòng)臺(tái)絕對(duì)位置反饋測(cè)量由 18 軸激光干涉儀實(shí)現(xiàn);微動(dòng)臺(tái)與粗動(dòng)臺(tái)相對(duì)位置局部閉環(huán)測(cè) 量采用 3 個(gè) PSD 傳感器;粗動(dòng)臺(tái)與線纜臺(tái)相對(duì)位置測(cè)量采用 2 個(gè) PSD 傳感器;線 纜臺(tái)與平衡塊相對(duì)位置測(cè)量由 2 個(gè)光柵編碼器采集完成;平衡塊相對(duì)地面位置信 息則由 4 個(gè)絕對(duì)光柵編碼器采集;平衡塊電氣限位信號(hào) 8 個(gè)。
????????在掩模臺(tái)的測(cè)量系統(tǒng)中,微動(dòng)臺(tái)絕對(duì)位置反饋測(cè)量由 9 軸激光干涉儀實(shí)現(xiàn); 微動(dòng)臺(tái)與粗動(dòng)臺(tái)相對(duì)位置局部閉環(huán)測(cè)量由 8 個(gè)電渦流傳感器完成;粗動(dòng)臺(tái)與平衡 塊相對(duì)位置采用 2 個(gè)絕對(duì)編碼器采集;平衡塊相對(duì)地面位置通過 2 個(gè)絕對(duì)光柵編 碼器采集;粗動(dòng)臺(tái)電氣限位信號(hào)和平衡塊電氣限位信號(hào)共 8 個(gè)。系統(tǒng)所需采集的 信號(hào)數(shù)統(tǒng)計(jì)如表 2-3 、表 2-4 所示。
基于 VPX 總線的工件臺(tái)運(yùn)動(dòng)控制系統(tǒng)研究與開發(fā)-DSP+FPGA硬件架構(gòu)(一)

?基于 VPX 總線的工件臺(tái)運(yùn)動(dòng)控制系統(tǒng)研究與開發(fā)-DSP+FPGA硬件架構(gòu)(一)

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2.1.2 系統(tǒng)設(shè)計(jì)問題分析及需求提出
????????為保證工件臺(tái)控制系統(tǒng)的實(shí)時(shí)性,系統(tǒng)中數(shù)百個(gè)傳感器反饋數(shù)據(jù)須實(shí)時(shí)傳輸?shù)竭\(yùn)動(dòng)控制器,而運(yùn)動(dòng)控制器必須要在規(guī)定的伺服周期內(nèi)完成 44 軸的位置解算、 精密軌跡插補(bǔ)、位置- 加速度誤差補(bǔ)償、電機(jī)解耦等控制算法以及誤差處理、控制 過程數(shù)據(jù)保存等任務(wù),最后將伺服運(yùn)算結(jié)果輸送到各個(gè)電機(jī)的驅(qū)動(dòng)器。 目前步進(jìn)掃描光刻機(jī)工件臺(tái)控制系統(tǒng)廣泛采用 VME 總線構(gòu)架,由于工件臺(tái)控 制系統(tǒng)所需控制的電機(jī)數(shù)量大量增加,而且反饋信號(hào)也大量增加,如果只采用一臺(tái)工控機(jī)來處理所有的信號(hào),導(dǎo)致系統(tǒng)數(shù)據(jù)負(fù)載量大、結(jié)構(gòu)復(fù)雜,一臺(tái)機(jī)箱無法容納眾多的控制卡和信號(hào)處理卡。針對(duì)這種情況,控制系統(tǒng)被分為運(yùn)動(dòng)控制子系統(tǒng)和激光數(shù)據(jù)采集子系統(tǒng),分別嵌入于運(yùn)動(dòng)控制側(cè)與測(cè)量側(cè)兩個(gè) VME 機(jī)箱中。運(yùn)動(dòng)控制子系統(tǒng)的 VME 機(jī)箱中插有多塊運(yùn)動(dòng)控制卡(MC)、單板計(jì)算機(jī)卡和一塊帶有光纖 接口的主同步總線控制板(MBC)。MC 卡之間通過 VME 機(jī)箱的 P2 口自定義的非 復(fù)用同步位置數(shù)據(jù)總線(PDB)進(jìn)行數(shù)據(jù)傳輸;MBC 接收來自激光數(shù)據(jù)采集子系 統(tǒng)發(fā)過來的硅片臺(tái)微動(dòng)臺(tái)、掩模臺(tái)微動(dòng)臺(tái)的位置數(shù)據(jù);VME 總線作為單板計(jì)算機(jī) 與運(yùn)動(dòng)控制卡和 MBC 之間數(shù)據(jù)傳輸?shù)耐ǖ?,用MBC、MC 初始化,MC 固件下 載和命令傳輸?shù)取a槍?duì)以上 VME 控制系統(tǒng),歸納以下幾點(diǎn)在進(jìn)行系統(tǒng)設(shè)計(jì)中存在 的問題及需求:
1 )多處理器之間數(shù)據(jù)傳輸實(shí)時(shí)性
VME 系統(tǒng)利用機(jī)箱背板的 P2 口自定義的非復(fù)用同步位置數(shù)據(jù)總線( PDB )作 為多塊 MC 運(yùn)動(dòng)控制卡之間高速數(shù)據(jù)傳輸?shù)耐ǖ?,用以在每個(gè)中斷伺服周期( 200us ) 內(nèi)傳輸實(shí)時(shí)的伺服數(shù)據(jù)和狀態(tài)信息。由于 PDB 總線的數(shù)據(jù)傳輸帶寬理論帶寬為 320Mbps,據(jù)統(tǒng)計(jì),系統(tǒng)數(shù)據(jù)傳輸量在 800B-4KB 范圍內(nèi),為了提高伺服系統(tǒng)采樣 頻率,增強(qiáng)系統(tǒng)實(shí)時(shí)性,總線帶寬必須有所提高。
2 )處理器運(yùn)算性能
VME 系統(tǒng)中 MC 卡集成單核 TMS320C6713b 處理器,其主頻性能只有 300MHz , 現(xiàn)在 DSP 處理性能已超過 1GHz ,因此提高處理器主頻可使得控制算法計(jì)算時(shí)間 縮短,進(jìn)而提升系統(tǒng)的實(shí)時(shí)性。
3 )光纖接口數(shù)量
VME 系統(tǒng)中,每個(gè) MC 卡集成了相應(yīng)的光纖接口,都能進(jìn)行獨(dú)立的數(shù)據(jù)采 集,由于一塊 MC 卡上光纖口資源有限,導(dǎo)致出現(xiàn)以下復(fù)雜情況:
情況 i :例如,微動(dòng)臺(tái)的伺服計(jì)算由一塊 MC 完成,由于單塊 MC 卡光纖口有 限,無法采集該微動(dòng)臺(tái)的所有傳感器反饋信號(hào),那么微動(dòng)臺(tái)某一個(gè)反饋信號(hào)則必須 由另一塊 MC 卡采集完成后經(jīng) PDB 總線傳輸過來,增加了不必要的總線數(shù)據(jù)傳 輸環(huán)節(jié);
情況 ii :除了采集問題,一塊 MC 卡在每個(gè)伺服周期內(nèi)控制微動(dòng)臺(tái)的 8 個(gè)電 機(jī),光纖口的不足致使此塊 MC 卡須將相應(yīng)的電機(jī)控制量通過 PDB 總線傳輸至另 一塊 MC 卡,由另一塊 MC 卡的光纖口將最終的電機(jī)控制量發(fā)送至驅(qū)動(dòng)器。 雖然單 DSP 單光纖口具有模塊化的功能,但所面臨的系統(tǒng)環(huán)境復(fù)雜,無法更 優(yōu)的應(yīng)用于當(dāng)前系統(tǒng)中,使得系統(tǒng)數(shù)據(jù)流不合理、凌亂。
4 )系統(tǒng)計(jì)算架構(gòu)
VME 運(yùn)動(dòng)控制系統(tǒng)在數(shù)據(jù)計(jì)算方面采用多個(gè)單核 DSP 并行處理模式,面對(duì)眾多控制對(duì)象和傳感器信號(hào),一臺(tái) VME 機(jī)箱無法容納更的控制卡和信號(hào)處理卡。隨著多核 DSP 技術(shù)的快速發(fā)展,多個(gè)多核 DSP 并行計(jì)算模式有待應(yīng)用,不僅可以精簡(jiǎn)整個(gè)控制系統(tǒng),而且提高編程效率。
因此,為了提高光刻機(jī)工件臺(tái)的定位、跟蹤精度以及生產(chǎn)效率,控制系統(tǒng)必須在更短的伺服周期內(nèi)完成大量的位置數(shù)據(jù)采集、數(shù)據(jù)傳輸、控制計(jì)算和控制量輸出 等任務(wù)。然而,基于 VME 總線的工件臺(tái)運(yùn)動(dòng)控制系統(tǒng)瓶頸主要在于總線數(shù)據(jù)吞吐 速率、網(wǎng)絡(luò)拓?fù)?、?shù)據(jù)處理能力以及接口局限等多方面原因。因此亟待構(gòu)建一種基于 VPX 總線的多核處理器并行處理架構(gòu),并以此為基礎(chǔ)開發(fā)工件臺(tái)控制系統(tǒng)的硬件和軟件,試圖將伺服周期縮短至 100us
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2.2.2 運(yùn)動(dòng)控制卡( MC_4DSP_VPX
除了總線帶寬之外,運(yùn)動(dòng)控制卡核心處理器的性能也對(duì)工件臺(tái)控制系統(tǒng)伺服周期影響較大,目前在工業(yè)控制領(lǐng)域中,單片機(jī)、ARM DSP 、 FPGA PowerPC 等一些微處理器比較常用。相比較而言,單片機(jī)主要面向于低端市場(chǎng);ARM 在任 務(wù)管理、軟件系統(tǒng)支持等方面具有優(yōu)勢(shì);FPGA 雖然在理論上可以達(dá)到更高頻率和 信號(hào)處理速度,可是編譯復(fù)雜,開發(fā)周期長(zhǎng),由于 FPGA 具有超強(qiáng)的邏輯編程柔性和并行處理資源,故只作為協(xié)處理器用在接收發(fā)送信號(hào)端;ASML 公司采用的單核
PowerPC 成本高且存在技術(shù)封鎖問題,而且經(jīng)過前期在 PowerPC 上的 RapidIO 帶 寬測(cè)試,通信延遲較大,不符合系統(tǒng)設(shè)計(jì)要求;DSP 具有杰出的大數(shù)據(jù)處理能力, 而且隨著處理數(shù)據(jù)量的增加,單核 DSP 芯片發(fā)展越來越不滿足系統(tǒng)要求,傳統(tǒng)嵌 入式系統(tǒng)是增加并行處理板上單核 DSP 芯片數(shù)量 [34] 或者增加單板數(shù)量,這樣會(huì)導(dǎo) 致單板面積增大、I/O 不足或機(jī)箱內(nèi)板卡數(shù)過多等問題,因此多核 DSP 在運(yùn)算速 度、系統(tǒng)精簡(jiǎn)度和開發(fā)難度上有較好優(yōu)勢(shì),并且依靠上一代單核 DSP 系統(tǒng),具有 一定的可移植性。通過對(duì)系統(tǒng)需求以及處理芯片的性能和價(jià)格等方面的比較和分
析,本文選取 TI 公司的 TMS320C6678 這一款多核 DSP 作為運(yùn)動(dòng)控制板卡的核心 處理器。
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2 )運(yùn)動(dòng)控制卡( MC_4DSP_VPX
運(yùn)動(dòng)控制卡 MC_4DSP_VPX 是一塊通用的 6U VPX 板卡??紤]到系統(tǒng)的擴(kuò)展 性,例如后期需要融入對(duì)準(zhǔn)系統(tǒng),曝光系統(tǒng)等子系統(tǒng),單板采用集成 4 C6678 和 1 片 K7 FPGA 的方案,增加系統(tǒng)處理器的冗余度。每片 C6678 芯片可外掛 4GB 的 DDR3,單板總存儲(chǔ)容量可高達(dá) 16GB ,實(shí)現(xiàn)海量數(shù)據(jù)的存儲(chǔ),可使用于大規(guī)模實(shí) 時(shí)信號(hào)處理。單板內(nèi)部總體框圖及實(shí)物圖如圖 2-7 、圖 2-8 所示。 運(yùn)動(dòng)控制卡 MC_4DSP_VPX 部分資源如下所述:
? 板載 4 C6678 處理芯片,工作頻率最高為 1.25GHz ,一般保守設(shè)置為 1GHz , 2 片 C6678 芯片作為 1 個(gè)處理節(jié)點(diǎn),其間通過互連總線 Hyperlink 實(shí)現(xiàn)通信;
? 每片 C6678 FPGA RapidIO Switch 的互連分別通過 1 X4 RapidIO 接口 和 2 X4 RapidIO 接口實(shí)現(xiàn), RapidIO Switch 提供 4 X4 RapidIO 接口,與VPX 背板的 P1 口相連,則多塊板卡則通過背板的 RapidIO 總線和 P1 口實(shí)現(xiàn)數(shù)據(jù)傳輸。
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2.2.3 光纖接口卡( FC_FPGA_VPX
正如 2.1.2 節(jié)中提到的光纖接口數(shù)量受限問題,本文方案擬將光纖接口與運(yùn)動(dòng)控制處理 卡 分離, 所 有 的 光 纖 接 口 接 口 集 成 于 單 塊 板 卡 。 光纖接口 卡(FC_FPGA_VPX)由硬件公司根據(jù)實(shí)驗(yàn)室需求完全定制設(shè)計(jì),板上使用 1 片 K7FPGA 實(shí)現(xiàn)光纖接口的管理。常用接口包括:前面板 12 個(gè)協(xié)議可定義光口,同步信號(hào)輸入輸出接口、JTAG 接口等。參考方案框如圖 2-9 所示:
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光纖接口卡 FC_FPGA_VPX 部分資源如下所述:
? P1 K7 FPGA 提供 4 個(gè) x4 GTX ;
? P2 K7_FPGA 提供 2 個(gè) x1 PCIe ;
? P4 K7 FPGA 提供多路 LVDS 差分對(duì), 2 個(gè) Ethernet ;
? P5 K7 FPGA 提供多路 LVDS 差分對(duì),并根據(jù)要求定義;;
? P6 K7 FPGA 提供系統(tǒng) SYN 信號(hào)及 32bit 自定義總線;
? 前面板提供 12 路光纖,采用 SFP 接口形式,提供 LED 指示通斷;
? 前面板提供 1 路輸出同步定時(shí)信號(hào), 1 路輸入同步定時(shí)信號(hào),采用 RJ45 接口
形式;
2.2.4 主控卡( HOST_CPU_VPX
主控卡 HOST_CPU_VPX 擬選用 PPC TBD )結(jié)構(gòu),根據(jù)項(xiàng)目要求所提的部
分資源需求描述如下:
? 主控單元
? CPU 采用高性能 PowerPC ;
? 內(nèi)存: 8 GB DDR3 (1600 MHz) ;
? 硬盤采用 256G 固態(tài)硬盤;
? 1 PCIE 轉(zhuǎn) RapidIO Switch ;
? 支持 VxWorks6.8 操作系統(tǒng);
? 對(duì)外接口
? 前面板 3 個(gè) USB2.0 接口;
? 前面板 2 個(gè) RJ-45 輸出千兆以太網(wǎng);
? 前面板 1 個(gè) VGA 視頻輸出接口;
? 背板 2 個(gè) 4XRapidIO 。
2.2.5 VPX 機(jī)箱背板
VPX 機(jī)箱背板是系統(tǒng)數(shù)據(jù)傳輸鏈路,是各功能模塊之間的數(shù)據(jù)交互的基礎(chǔ),
承載著系統(tǒng)全部功能模塊,除了給各個(gè)模塊供電,還為各模塊間的數(shù)據(jù)高速傳輸提
供通道,并為外接信號(hào)提供接口等。根據(jù)拓?fù)浣Y(jié)構(gòu), VPX 背板可以是星型、雙星
型、菊花鏈型和孔網(wǎng)型等。
實(shí)驗(yàn)室所定制的 VPX 機(jī)箱采用 6U 加固式機(jī)箱,背板共有 6 個(gè)槽位,包括 1
個(gè)電源槽和 5 個(gè)處理模塊槽,其中, 3 槽為主控槽, 1,2,4,5 槽為負(fù)載槽。背板各槽
的連接方式如圖 2-10 所示。
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VPX 機(jī)箱背板部分資源描述如下所述:
? 主控槽 P0 , P1 , P2 與其它板卡互連, P3 , P4 , P5 , P6 與其它板卡不互連,預(yù)
留為后插卡;
? P0 :主電源采用 +12V 供電、 +5V 供電、系統(tǒng)管理和復(fù)位等;
? P1 4 個(gè) 4X RapidIO 組成 FULLMESH 拓?fù)洌?
? P4 上每個(gè)負(fù)載槽有 2 路千兆以太網(wǎng);
? P4 P5 :可作為 4 個(gè) 4XTS201LINK 接口使用,也可作為 32 對(duì)高速 LVDS
號(hào)使用;
? P6 上定義了 32bit 自定義總線和 23bit 同步單端定時(shí)總線。
2.3 基于 RapidIO 總線的控制系統(tǒng)硬件體系結(jié)構(gòu)設(shè)計(jì)
2.3.1 控制系統(tǒng)總體層次結(jié)構(gòu)劃分
由于工件臺(tái)整機(jī)系統(tǒng)非常復(fù)雜,涉及的傳感器和電機(jī)軸特別多,因此通過采用
主從結(jié)構(gòu),對(duì)系統(tǒng)進(jìn)行分層設(shè)計(jì),分析各部分的關(guān)聯(lián)程度,將不同的部分合理部署
在相應(yīng)的層次中。如圖 2-11 所示,光刻機(jī)工件臺(tái)整體運(yùn)動(dòng)控制系統(tǒng)共規(guī)劃了五層,
從上之下依次是總控制層、分系統(tǒng)層、運(yùn)動(dòng)控制層、 IO 接口層和傳感器執(zhí)行器層,
各層控制結(jié)構(gòu)的具體功能 [36] 如下:
1 )總控制層即上位機(jī)監(jiān)視器,不僅提供人機(jī)交互界面,進(jìn)行運(yùn)行操作、測(cè)試
診斷、數(shù)據(jù)記錄與存儲(chǔ)、數(shù)據(jù)分析等工作,而且通過與分系統(tǒng)層進(jìn)行數(shù)據(jù)交互,實(shí)
現(xiàn)對(duì)各個(gè)分系統(tǒng)的工作指令調(diào)度及協(xié)調(diào)管理,完成工件臺(tái)的工作流程。
2 )分系統(tǒng)層主要包含工件臺(tái)運(yùn)動(dòng)控制分系統(tǒng)、對(duì)準(zhǔn)分系統(tǒng)等各個(gè)分系統(tǒng)的主
控制器,負(fù)責(zé)對(duì)各個(gè)分系統(tǒng)的軟硬件管理及任務(wù)調(diào)度等。在工件臺(tái)運(yùn)動(dòng)控制分系統(tǒng),
主控卡為 Power PC 板卡,其工作在主模式,對(duì)工件臺(tái)運(yùn)動(dòng)控制層的從設(shè)備進(jìn)行管
理與調(diào)度。通過以太網(wǎng)( Ethernet )與上位機(jī)通信,實(shí)現(xiàn)命令接收、命令解析、任
務(wù)調(diào)度以及上傳數(shù)據(jù)等任務(wù)。
3 )運(yùn)動(dòng)控制層包含有工作臺(tái)運(yùn)動(dòng)控制卡、光纖接口卡和激光計(jì)數(shù)卡,相對(duì)于
主控卡 HOST_CPU_VPX ,工作在從模式,主要負(fù)責(zé)各控制臺(tái)運(yùn)動(dòng)軸的閉環(huán)伺服控
制。其中,運(yùn)動(dòng)控制卡主要實(shí)現(xiàn)相關(guān)伺服運(yùn)算以及與分系統(tǒng)層通訊完成命令解析與
功能執(zhí)行;光纖接口卡作為數(shù)據(jù)交互中心,為各種數(shù)據(jù)提供的外圍接口,負(fù)責(zé)位置
數(shù)據(jù)的接收,數(shù)據(jù)的傳輸,計(jì)算結(jié)果的輸出;激光計(jì)數(shù)卡則同步采集激光數(shù)據(jù)。
4 IO 接口層由功率放大器控制卡(驅(qū)動(dòng)器)和傳感器卡組成。功率放大器控
制卡通過高速光纖接收運(yùn)動(dòng)控制層的控制指令,并轉(zhuǎn)化成電流,實(shí)現(xiàn)對(duì)電機(jī)的驅(qū)動(dòng),
而傳感器卡將采集的多種傳感器信號(hào)通過光纖上傳至運(yùn)動(dòng)控制層。
5 )傳感器執(zhí)行器層的設(shè)備主要是各種傳感器和電機(jī),負(fù)責(zé)實(shí)現(xiàn)物理信號(hào)(位
置、溫度、力等)的采集以及電機(jī)的驅(qū)動(dòng)。

?基于 VPX 總線的工件臺(tái)運(yùn)動(dòng)控制系統(tǒng)研究與開發(fā)-DSP+FPGA硬件架構(gòu)(一)文章來源地址http://www.zghlxwxcb.cn/news/detail-438458.html

2.3.2 基于 RapidIO 總線的控制系統(tǒng)架構(gòu)
考慮到目前 DSP 性能的極大提高,特別是保持與前期工作的兼容性,充分利
用已有成果經(jīng)驗(yàn),避免較大幅度的方案變動(dòng),總控制層、 IO 接口層和傳感器執(zhí)行
器層基本沿用了 VME 系統(tǒng)的部分技術(shù)方案,依舊使用一臺(tái) VME 系統(tǒng)完成激光雙
頻干涉信號(hào)的處理,與運(yùn)動(dòng)控制側(cè)之間采用高速光纖連接。
運(yùn)動(dòng)控制子系統(tǒng)則根據(jù)控制系統(tǒng)分層結(jié)構(gòu),并針對(duì)所提出的問題和需求,采用
如圖 2-12 所示的結(jié)構(gòu)方案。方案中運(yùn)動(dòng)控制側(cè)機(jī)箱采用 VPX 系統(tǒng),并結(jié)合 ASML
和華中科技大學(xué)等高校研制的基于 VME 總線的運(yùn)動(dòng)控制系統(tǒng)架構(gòu)的優(yōu)點(diǎn),將
RapidIO 總線作為運(yùn)動(dòng)控制卡 MC_4DSP_VPX 和光纖接口卡 FC_FPGA_VPX 互連
通信網(wǎng)絡(luò),具體優(yōu)點(diǎn)體現(xiàn)在一下幾點(diǎn):
1 )運(yùn)動(dòng)控制卡 MC 采用高性能的多核處理器 TMS320C6678 ,一方面提高了主頻,
另一方面多 DSP 多核大規(guī)模并行處理模式極大增強(qiáng)了系統(tǒng)的運(yùn)算能力。
2 )運(yùn)動(dòng)控制卡 MC 采用 DSP 處理器與光纖接口模塊分離式設(shè)計(jì),獨(dú)立的光纖接口
卡增加了光纖接口數(shù)量以及提高了連線靈活性,避免了系統(tǒng)數(shù)據(jù)流不合理現(xiàn)象。
3 )將 VME 總線和 PDB 總線替換成 RapidIO 總線和 UDB 總線,運(yùn)動(dòng)控制卡和光
纖接口卡之間采用 RapidIO 互連通信,由于總線帶寬極大提升以及,無須擔(dān)心總線
擁堵等問題,而且通過 UDB 總線自行構(gòu)建合理的時(shí)鐘網(wǎng)絡(luò)。
基于 VPX 總線的工件臺(tái)運(yùn)動(dòng)控制系統(tǒng)研究與開發(fā)-DSP+FPGA硬件架構(gòu)(一)

到了這里,關(guān)于基于 VPX 總線的工件臺(tái)運(yùn)動(dòng)控制系統(tǒng)研究與開發(fā)-DSP+FPGA硬件架構(gòu)(一)的文章就介紹完了。如果您還想了解更多內(nèi)容,請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章,希望大家以后多多支持TOY模板網(wǎng)!

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