一、復位的類型和劃分
通常，芯片的復位信號分為兩大類，全局復位和局部復位；
全局復位：能夠確保每個寄存器都處于可控的狀態(tài)；
局部復位：基于軟件功能的需求而存在的獨立復位，對于某一個模塊的單獨控制，建議使用局部復位；
(等待完善)
二、同步復位
定義
只有在時鐘有效沿采樣到復位信號的有效電平時，才會執(zhí)行復位操作；
代碼
always @(posedge clk) begin
? ? if(!rst_n)
? ? ? ? out <= 1'b0;
? ? else
? ? ? ? out <= in;
end綜合后電路
可能一：
可能二：
優(yōu)缺點
優(yōu)點：
一般可以確保電路是同步電路，有利于靜態(tài)時序分析；
有利于仿真器的仿真；
可以濾除復位信號頻率大于時鐘頻率的毛刺；
缺點：
如綜合電路圖所示，因為邏輯器件庫中的DFF只有異步復位端口，所以綜合器會在DFF的數(shù)據(jù)輸入端增加組合邏輯，浪費資源；
復位的有效時長必須大于一個時鐘周期；
如果時鐘關閉，則無法完成復位；
三、異步復位
定義
無論時鐘有效沿是否到，只要復位信號有效，就會立刻進行復位操作；
代碼
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
out <= 1'b0;
else
out <= in;
end綜合后電路
優(yōu)缺點
優(yōu)點：
復位信號不依賴于時鐘，可以實現(xiàn)無時鐘復位，這是低功耗技術(shù)之一；
與同步復位相比，可以節(jié)省資源，保證數(shù)據(jù)路徑上相對干凈；
與同步復位相比，復位邏輯與數(shù)據(jù)路邏輯無關，所以數(shù)據(jù)路徑更好收斂；
缺點：
電路容易受到復位信號上毛刺的影響；
復位信號具有隨機性，容易導致recovery time/removal time 為例，進而導致亞穩(wěn)態(tài)；
不利于進行靜態(tài)時序分析；
四、異步復位的時序分析（recovery time/removal time）
定義
異步復位，時序違例是發(fā)生在復位信號釋放的時候（從復位狀態(tài)到非復位狀態(tài)）；下面以rst_n為例
恢復時間和移除時間（recovery time/removal time）
removal time：移除時間
復位信號釋放時，有效電平在時鐘有效沿到來之后的保持時間，類似于hold time;
recovery time：恢復時間
復位信號釋放時，恢復到無效電平在時鐘有效沿到來之前的保持時間，類似于setup time;
五、異步復位，同步釋放
定義
就是在復位信號到來的時候不受時鐘信號的同步，在復位信號釋放的時候受到時鐘信號的同步；
代碼
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
rst_n_d0 <= 1'b0;
? ? ? ? rst_n_d1 <= 1'b0;
? ? end
else begin
rst_n_d0 <= 1'b1;
? ? ? ? rst_n_d1 <= rst_n_d0;
? ? end
end
assign rst_n_sync = rst_n_d1;
always @(posedge clk or negedge rst_n_sync) begin
? ? if(!rst_n_sync)
? ? ? ? out <= 1'b0;
? ? else
? ? ? ? out <= in;
end綜合后電路
優(yōu)缺點
優(yōu)點：
快速復位，只要復位信號有效，電路會立刻復位；
有效捕捉復位，短脈沖復位不會丟失；文章來源：http://www.zghlxwxcb.cn/news/detail-420125.html
復位的釋放是同步的，有良好的撤離時序和足夠的恢復時間；文章來源地址http://www.zghlxwxcb.cn/news/detail-420125.html
到了這里，關于verilog設計技巧 (1) :復位技術(shù)（同步復位、異步復位、異步復位同步釋放）的文章就介紹完了。如果您還想了解更多內(nèi)容，請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關文章，希望大家以后多多支持TOY模板網(wǎng)！
