1、下列對(duì)異步信號(hào)進(jìn)行同步的描述錯(cuò)誤的是（C）。

A、采用保持寄存器加握手信號(hào)的方法寄存器
B、特殊的具體應(yīng)用電路結(jié)構(gòu)，根據(jù)應(yīng)用的不同而不同
C、使用鎖存器
D、異步FIFO

解析：

異步信號(hào)進(jìn)行同步的方法：

1.具體電路，采用兩級(jí)觸發(fā)器，減少可能出現(xiàn)的亞穩(wěn)態(tài)影響；

2.異步FIFO和DPRAM;

3.握手協(xié)議，有效使能后，確認(rèn)。

2、FPGA的可編程是主要基于什么結(jié)構(gòu)(A)。

A、查找表(LUT)
B、ROM可編程
C、PAL可編程
D、與或陣列可編程

解析：

FPGA: Field Programmable Gate Array現(xiàn)場(chǎng)可編程邏輯門陣列，基于LUT結(jié)構(gòu)。

3、對(duì)時(shí)鐘約束" create_clock -name clk100 -period 10 -waveform {0.00 5.00}[get_portsClkIn] "的表述不正確的是(B)。

A、周期為10ns
B、0到5ns期間為不定態(tài)
C、占空比為50％
D、時(shí)鐘信號(hào)名稱為＂clk100＂

解析：

翻譯一下這個(gè)約束的意思是：創(chuàng)建一個(gè)時(shí)鐘，名字叫clk100，周期為10ns，脈沖波形格式為5ns的時(shí)候跳變，實(shí)際時(shí)鐘信號(hào)為ClkIn。

4、下列哪些語句不可以被綜合成電路(A)。
A、initial
B、always
C、assign
D、for

解析：

綜合說明編的代碼可以對(duì)應(yīng)出具體的電路，不可綜合說明沒有對(duì)應(yīng)的電路結(jié)構(gòu)。不可綜合的代碼編譯通過，只能看到輸出，不能實(shí)現(xiàn)電路，

1)所有綜合工具都支持的結(jié)構(gòu): always，assign，begin，end，case，wire，ti，aupplO，supply1， reg， integer，default，for，function，and，nand,xor，xnor，buf，not， bufifo，buff1，notif0，notf1，if，inout,input，instantitation，module，negedge，posedge，operators，output，parametera

2）所有綜合工具都不支持的結(jié)構(gòu): time，defparam，$finish，fork，join，initial，delays，UDP，wait。

3)有些工具支持有些工具不支持的結(jié)構(gòu): casex， casez， wand，triand，wor， trior，real，disable，forever，arrays，memories， repeat，task，while。

5、片上可編程器件的英文縮寫是(B)。

A、SOP
B、SOPC
C、SoC
D、SPI

解析：System On a Progammable Chip

6、下列關(guān)于同步和異步復(fù)位描述正確的是（C）。

A、同步復(fù)位是不受時(shí)鐘影響
B、使用FPGA設(shè)計(jì)時(shí)芯片的異步復(fù)位和同步復(fù)位可隨意替換使用
C、同步復(fù)位需要在時(shí)鐘沿來臨的時(shí)候才會(huì)對(duì)整個(gè)系統(tǒng)進(jìn)行復(fù)位
D、同步復(fù)位最大的優(yōu)點(diǎn)是，數(shù)據(jù)通路可以不依賴于時(shí)鐘而復(fù)位可用

解析：

同步復(fù)位:復(fù)位信號(hào)和時(shí)鐘同步，當(dāng)時(shí)鐘上升沿檢測(cè)到復(fù)位信號(hào)，執(zhí)行復(fù)位操作。

異步復(fù)位:不受時(shí)鐘影響，只要復(fù)位信號(hào)有效，就會(huì)進(jìn)行復(fù)位。

7、一個(gè)四位十六個(gè)狀態(tài)的格雷碼計(jì)數(shù)器，起始值為1001，經(jīng)過100個(gè)時(shí)鐘脈沖作用之后的值為(B)。

A、0101
B、0011
C、0110
D、0000

解析：

計(jì)算公式：b[n-1]=g[n-1], b[i]=gray[i]^b[i+1](i=[0,1.....n-2])

8、下列關(guān)于亞穩(wěn)態(tài)描述錯(cuò)誤的是(D)。

A、電路處于中間狀態(tài)的時(shí)間變長(zhǎng)，使得電路＂反應(yīng)＂遲鈍的現(xiàn)象，叫做亞穩(wěn)態(tài)
B、對(duì)于單比特控制信號(hào)采用二級(jí)觸發(fā)器緩沖，可以幾乎消除亞穩(wěn)態(tài)
C、對(duì)于多比特?cái)?shù)據(jù)可以采用握手的方式來消除亞穩(wěn)態(tài)
D、異步FIFO不能用于解決亞穩(wěn)態(tài)問題文章來源地址http://www.zghlxwxcb.cn/news/detail-401568.html

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